Цитата(fertna18 @ Jun 16 2018, 17:43)
Уважаемые форумчане подскажите новичку. Необходимо подключить цап. Выдать на него синусоиду. ЦАП имеет две диф шины - для чётных и нечётных данных. Каким образом мне разбить поток на четные и нечётные значения?
Код
signal din_sw : std_logic := '0';
signal din, dout_odd, dout_even : std_logic_vector(13 downto 0) := (others => '0');
--
process(CLK)
begin
if (rising_edge(CLK)) then
din_sw <= not din_sw;
if (din_sw = '0') then
dout_odd <= din; -- нечетные
else
dout_even <= din; -- четные
end if;
end if;
end process;
После этого нужно пересинхронизировать данные с CLK на CLK/2.
Подключение 2-х канального ЦАП к fpga
Jun 16 2018, 14:43
