реклама на сайте
подробности
 
 Wiki Wiki  Photo Photo  Forum Forum  Reviews Reviews  Help (!) Help (!)
 
> Входы/выходы только для симуляции в verilog/system verilog, Возможно ли?
flammmable
сообщение Jul 3 2018, 08:19
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 30
Регистрация: 4-06-18
Пользователь №: 104 848
Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Сообщение отредактировал flammmable - Jul 3 2018, 08:38
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- flammmable   Входы/выходы только для симуляции в verilog/system verilog   Jul 3 2018, 08:19
- - iosifk   Цитата(flammmable @ Jul 3 2018, 11:19) Во...   Jul 3 2018, 08:59
- - alexadmin   Цитата(flammmable @ Jul 3 2018, 11:19) Во...   Jul 3 2018, 09:06
|- - Dima_G   Цитата(alexadmin @ Jul 3 2018, 16:06) Есл...   Jul 4 2018, 04:27
|- - flammmable   Цитата(alexadmin @ Jul 3 2018, 12:06) пер...   Jul 4 2018, 06:09
|- - misyachniy   Для просмотра выходов я объявляю переменные в тест...   Jul 7 2018, 10:17
|- - iosifk   Цитата(flammmable @ Jul 4 2018, 09:09) Ис...   Jul 7 2018, 10:50
|- - nice_vladi   Цитата(flammmable @ Jul 4 2018, 06:09) Бо...   Jul 7 2018, 12:19
|- - AVR   Цитата(nice_vladi @ Jul 7 2018, 15:19) В ...   Jul 8 2018, 19:23
- - dxp   Да, у каждого свои макросы. Поэтому вариант с //...   Jul 9 2018, 03:43

 

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 

RSS Текстовая версия Сейчас: 18th July 2025 - 02:30
Рейтинг@Mail.ru


Страница сгенерированна за 0.01355 секунд с 7
ELECTRONIX ©2004-2016