Сделал в одном модуле несколько структур (struct) с разными именами. Внутри каждой структуры есть перечислимый тип (состояния конечного автомата). Ну и у каждой структуры есть состояние автомата IDLE. Сам Quartus собирает проект без ошибок. Но ModelSim-Altera говорит Enum literal name 'IDLE' already exists..

"Очищенный" пример:

Code.sv

testbench.vt

Что я делаю не так?

Приветствую!
Enum в пределах одного compilation unit имеет глобальный scope то есть внутри одного модуля/package не может быть определено несколько елементов разных enum с оним и тем же именем. В разных модулях/package - на здоровье.
Quartus судя по всему на это болт кладет что чревато последствиями.


Удачи! Rob.

Эмм. Внутри самого Quartus удается вполне успешно обращаться к одинаковым именам enum-ов в различных struct.
Типа того...

И Quartus на такой синтаксис не ругается.
Т.е. не понятно:
1) если struct организует ограничение видимости, то чего хочет ModelSim?
2) если struct НЕ организует ограничение видимости, то начерта такой struct нужен?
3) если struct организует ограничение видимости, но только для переменных регистров, а для enum - нет и при этом сам Quartus ошибок не выдает, то... Я даже не знаю, то - что?

P.S. На меня Quartus ругнулся, когда я разным переменным регистрам из одного struct сделал блокирующее и неблокирующее присвоение. Он сказал "Нет уж! Или всем регистрам так, или всем регистрам эдак!". Но обсуждаемом случае никаких ошибок от Quartus не было.

Сообщение отредактировал flammmable - Jul 11 2018, 11:37

Приветствую!

Хм странно - в структурах first_machine/second_machine нет элемента IDLE! Есть FSM который может иметь занчение IDLE. И ModelSim об этом ругается.
?! Печалька какая.

Нужно учитывать что это все же не С/С++ Надо немного по другому структуировать дизайн. Вынесите объявление типов enum и структур в отдельные package. Потом в модуле их импортируйте и пользуйте на здоровье не забывая ссылаться на соотвествующий package при использовании одинаковых имен элементов enum.

Удачи! Rob

- Как?
- Иначе!
©Badcomedian

Хорошо, это не C/C++. Поэтому, например, исходя из каких-то соображений элементы struct могут иметь или блокирующее или не блокирующее присвоение. Хотя такое ограничение несколько странно, но допустим дело в том, что компилятор расположит отдельные биты этих элементов рядом и... (и что дальше?) и не знаю, но допустим это как-то связано со структурой ПЛИСов. Ладно, то - такое.
Но! Как вы верно отметили "IDLE" - сугубо синтаксическая абстракция. Для нее. Надо. Просто. Сделать. Ограничение. Видимости. Потому как в противном случае ситуация следующая:
1. Есть конечный автомат как некая сущность.
2. У этого автомата есть некоторые атрибуты.
3. Эти атрибуты можно сгруппировать в struct.
4. В этот же struct можно внести и список состояний автомата.
5. Причем значения этих состояний можно получать через "имя_структуры.имя_состояния".
6.1. Но! IDLE, который есть у большинства автоматов надо вынести отдельно и обращаться к нему напрямую!
6.2. Или придумать для каждой машины свое название IDLE. Имена регистров повторяются - на здоровье. Имена состояний - ни за что!
6.3. Или атрибуты сгруппировать в struct, а состояния целиком вынести в блок параметров, хотя синтаксис позволяет enum-у находится внутри struct.
6.4. Или вообще не пользоваться struct.

Мне сложно поверить, что дело в синтаксисе SystemVerilog. Он не мог быть сделан так тупо. Я уверен - дело в каких-то настройках ModelSim и/или Quartus.

Сообщение отредактировал flammmable - Jul 11 2018, 13:28

1. Несколько конечных автоматов в одном модуле держать не рекомендуется.
2. Есть два подхода к присваиваниям - или все неблокирующие, или логика с блокирующими, триггеры с блокирующими.

Следуя набору элементарных рекомендаций можно съэкономить кучу времени.

Ерунда полная.

CummingsSNUG2003SJ_SystemVerilogFSM.pdf

"There are a few FSM coding guidelines that apply to all FSM coding styles[2]. The common guidelines are:
Guideline: Make each FSM design a separate Verilog module.
It is easier to maintain the FSM code if each FSM is a separate module, plus third-party FSM optimization tools
work best on isolated and self-contained FSM designs"

Ну и что? Мало ли кто что напишет.

Хороший документ. Хороший вариант - делать группировку при помощи модулей. Однако странно, что в этом документе нет ни одного упоминания конструкции "struct". Применяете ли вы структуры? Если да, то в каких случаях? Если нет, то как полагаете, для чего данная конструкция языка может быть нужна и нужна ли?

Сообщение отредактировал flammmable - Jul 11 2018, 13:39

Приветствую
Это можно обсуждать видя контекст применения этой struct

Видимость enum ограниченна compilation unit - почему это так - надо спраштвать в комитете по SV.
Давайте немного поваляем коня для придания ему сферичности...
С точки зрения синтаксиса в структуре НЕТ поля с именем IDLE! Как к нему обратится? Ну и по Вашему ведь можно так написать:
И какое значение IDLE по Вашему мне выдаст some_var=first_machine.IDLE?

Или не пытать слепо тянуть шаблоны проектирования.

Вопросы веры и религии мы тут не обсуждаем

Удачи! Rob.

"2.6.2 Structures"
http://sutherland-hdl.com/papers/2013-SNUG...rilog_paper.pdf

"Ну и что? Мало ли кто что напишет."

Да, вот это любопытный момент. Вроде бы struct вводит свою собственную scope, и казалось бы проблем быть не должно - все имена разделены своими областями видимости. Но в случае структур есть исключение: внутри структуры нельзя определить тип. Поэтому когда внутри структуры объявляется перечисление:



то тут возникает анонимный тип перечисления, который не может быть определён внутри структуры, поэтому этот тип неявно "мапится" на объемлющую область видимости. Теперь если в этой области видимости объявить другую структуру:



то тут история повторяется - опять возникает анонимный тип, который выносится в объемлющую область видимости, а там уже есть точно такой же тип, тоже анонимный, но это означает, что просто у этих типов нет явных имён, но сами типы существуют и имеют одинаковые сигнатуры. И вот тут-то и возникает коллизия.

Проблема, в общем, имхо, в недоделанности структур в SystemVerilog. Непонятно, почему было просто не расширить scope структур и на определения типов тоже. Это было бы логично и ничему не мешает.

Спасибо за комментарии. Кое-что удалось выяснить.

1. Зачем вся эта тема нужна?
Вот пара примеров группировки атрибутов (при помощи модуля и при помощи структуры):

Модуль:

Структура:


Вам как было бы удобней производить группировку?

2. Вопрос веры
Некоторые полагают, что элементы enum не вызвать через точку. Другие полагают, что можно, но синтаксис SystemVerilog таков, что вынесет элементы enum во внешнюю область видимости.

Рабочий пример:

Результаты компиляции на Quartus Prime 17.1.0 для MAX-10 10M02SCE144C8G:
Info (293000): Quartus Prime Full Compilation was successful. 0 errors, 32 warnings
Результат работы прошивки на лампочках демоплаты (линейка из восьми светодиодов): 0010 0011

3. Кто что говорит.
Altera-forum - молчит.
Verification Academy от Mentor - молчит.
StackOverflow - говорит, что на одном из трех симуляторов мой код заработал. Так же там ссылаются на раздел 23.9 стандарта IEEE 1800-2017 и утверждают, что struct не создает scope (пффф, а зачем он тогда вообще нужен?), но проверить это утверждение пока не представляется возможным ввиду отсутствия у меня IEEE 1800-2017.
Мы продолжаем следить за событиями.