|
ModelSim-Altera ругается на одинаковые имена в разных struct, А именно на названия констант в перечислимых типах. |
|
|
|
Jul 11 2018, 10:42
|
Участник

Группа: Участник
Сообщений: 30
Регистрация: 4-06-18
Пользователь №: 104 848

|
Сделал в одном модуле несколько структур (struct) с разными именами. Внутри каждой структуры есть перечислимый тип (состояния конечного автомата). Ну и у каждой структуры есть состояние автомата IDLE. Сам Quartus собирает проект без ошибок. Но ModelSim-Altera говорит Enum literal name 'IDLE' already exists.. "Очищенный" пример: Code.svКод `timescale 1 ns/ 1 ns module test013_LITERAL ( input A, input B, output C ); struct{enum{IDLE, SOME_STAGE_1} FSM; logic some_register; } first_machine; struct{enum{IDLE, SOME_STAGE_2} FSM; logic some_register; } second_machine; assign C = A ^ B; endmodule testbench.vtКод `timescale 1 ns/ 1 ns module testbench(); reg test_A; reg test_B; wire test_C; test013_LITERAL DUT (.A(test_A), .B(test_B), .C(test_C)); initial begin #100 test_A = 0; test_B = 0; #100 test_A = 1; test_B = 0; #100 test_A = 0; test_B = 1; #100 test_A = 1; test_B = 1; end endmodule Что я делаю не так?
|
|
|
|
2 страниц
< 1 2
|
 |
Ответов
(15 - 21)
|
Jul 12 2018, 12:53
|

Adept
     
Группа: Свой
Сообщений: 3 469
Регистрация: 6-12-04
Из: Novosibirsk
Пользователь №: 1 343

|
Цитата struct не создает scope struct создаёт scope - вы можете создавать объекты с одинаковыми именами в структурах, всё будет ок, struct не позволяет внутри своей scope определять тип. Когда вы объявляете объект внутри структуры, всё нормально, он живёт внутри этой области видимости, но определить тип внутри вы не можете - попробуйте написать там typedef - получите ошибку (а если нет, значит это баг тула). Когда вы определяете перечисление, вы неявно определяете его тип, и поскольку внутри структуры этот тип не может быть определён, он автоматом переносится в объемлющую область видимости со всеми вытекающими.
--------------------
«Отыщи всему начало, и ты многое поймёшь» К. Прутков
|
|
|
|
|
Jul 12 2018, 13:12
|
Участник

Группа: Участник
Сообщений: 30
Регистрация: 4-06-18
Пользователь №: 104 848

|
Цитата(dxp @ Jul 12 2018, 15:53)  struct создаёт scope - вы можете создавать объекты с одинаковыми именами в структурах, всё будет ок, struct не позволяет внутри своей scope определять тип. Когда вы объявляете объект внутри структуры, всё нормально, он живёт внутри этой области видимости, но определить тип внутри вы не можете - попробуйте написать там typedef - получите ошибку (а если нет, значит это баг тула). Когда вы определяете перечисление, вы неявно определяете его тип, и поскольку внутри структуры этот тип не может быть определён, он автоматом переносится в объемлющую область видимости со всеми вытекающими. Звучит логично. Жаль. Не хотелось бы имена регистров копировать четыре раза вместо одного, используя module для группировки. Посмотрю что скажет Мегратек (и вообще) и покорюсь судьбе
|
|
|
|
|
Jul 12 2018, 13:48
|
Профессионал
    
Группа: Свой
Сообщений: 1 214
Регистрация: 23-12-04
Пользователь №: 1 643

|
Приветствую! Цитата(flammmable @ Jul 12 2018, 14:28)  Вот пара примеров группировки атрибутов (при помощи модуля и при помощи структуры): ... Вам как было бы удобней производить группировку? Простите не уловил что тут хотелось бы увидет? Какую задачу должна решать эта гуппировка? Я пытаюсь давать имена портам и сигналам чтобы хоть как то отображать их функционал. Ну и приведеные примеры функционально разные. Мне ни кто не мешает делать так Код ... logic sig_AAA, sig_BBB; submodul i_sub ( .reg_A(sig_AAA), .reg_B(sig_BBB), .reg_C(some_output) ); В свою очередь хотелось бы от Вас услышать как в таком случае будете выкручиватся вместе с Qu? Код struct{ enum {IDLE=1, SOME_LITERAL_1_FIRST, SOME_LITERAL_2_FIRST} enum1_reg; enum {IDLE=2, SOME_LITERAL_1_SECOND, SOME_LITERAL_2_SECOND} enum2_reg; } first_and_second_struct; assign some_litera = first_and_second_struct.IDLE; ... Удачи! Rob. P.S. Ну и для прикола - если уж так хочется в одном модуле иметь геморой одинаковые элементы в разных enum то есть способ  Код module test2 (input int A, output int B,C);
generate begin : gg begin : g_fsm1 enum {IDLE=3, SOME_STAGE_2} FSM; end begin : g_fsm2 enum {IDLE=4, SOME_STAGE_2} FSM; end ... end endgenerate
assign B = gg.g_fsm1.IDLE; assign C = gg.g_fsm2.IDLE;
endmodule Только нафиг такая групировка нужна? этж скооко писанины лишней  Да и проверять сложно если где ошибся.
|
|
|
|
|
Jul 12 2018, 14:02
|
Участник

Группа: Участник
Сообщений: 30
Регистрация: 4-06-18
Пользователь №: 104 848

|
Цитата(RobFPGA @ Jul 12 2018, 16:27)  Простите не уловил что тут хотелось бы увидеть? Хотелось бы увидеть нормальную группировку атрибутов сущности. Хотелось бы увидеть как атрибут сущности объявляется один раз (а не один раз во внешнем модуле, один раз во внутреннем модуле и еще два раза его имя нужно написать при подключении этого модуля). Цитата(RobFPGA @ Jul 12 2018, 16:27)  Какую задачу должна решать эта группировка? А какую задачу решает конструкция struct? Цитата(RobFPGA @ Jul 12 2018, 16:27)  В свою очередь хотелось бы от Вас услышать как в таком случае будете выкручиватся вместе с Qu? Код struct{ enum {IDLE=1, SOME_LITERAL_1_FIRST, SOME_LITERAL_2_FIRST} enum1_reg; enum {IDLE=2, SOME_LITERAL_1_SECOND, SOME_LITERAL_2_SECOND} enum2_reg; } first_and_second_struct; assign some_litera = first_and_second_struct.IDLE; ... Никак. Данный пример не соберется ни в Квартусе, ни в МоделСиме. Заглавный же пост о том, что один и тот же код одной системой считается верным, а другой системой - ошибочным. О том, что интерпретация инженерами Ментора стандарта SystemVerilog обессмысливает одну синтаксическую конструкцию. И о том, как бы побороть это зло.
|
|
|
|
|
Jul 12 2018, 14:34
|
Профессионал
    
Группа: Свой
Сообщений: 1 214
Регистрация: 23-12-04
Пользователь №: 1 643

|
Приветствую! Цитата(flammmable @ Jul 12 2018, 17:02)  Хотелось бы увидеть нормальную группировку атрибутов сущности. Хотелось бы увидеть как атрибут сущности объявляется один раз (а не один раз во внешнем модуле, один раз во внутреннем модуле и еще два раза его имя нужно написать при подключении этого модуля). Тю и всего то ... Код package fsm1_pq; typedef enum {IDLE=1, SOME_STAGE_1} e_FSM_t; typedef struct packed { logic some_register; e_FSM_t cur_fsm; } st_FSM_t; endpackage
package fsm2_pq; typedef enum {IDLE=2, SOME_STAGE_1} e_FSM_t; typedef struct packed { logic some_register; e_FSM_t cur_fsm; } st_FSM_t; endpackage
import fsm1_pq::*; module test (input st_FSM_t A, output int B,C); st_FSM_t fsm1; fsm2_pq::st_FSM_t fsm2;
assign fsm1.cur_fsm = (A.cur_fsm==fsm1_pq::e_FSM_t'(fsm2_pq::IDLE)) ? IDLE : fsm1_pq::e_FSM_t'(int'(IDLE)+1); //;) assign fsm2.cur_fsm = fsm2_pq::IDLE;
endmodule Цитата(flammmable @ Jul 12 2018, 17:02)  Никак. Данный пример не соберется ни в Квартусе, ни в МоделСиме. Заглавный же пост о том, что один и тот же код одной системой считается верным, а другой системой - ошибочным. О том, что интерпретация инженерами Ментора стандарта SystemVerilog обессмысливает одну синтаксическую конструкцию. И о том, как бы побороть это зло. Тогда это скорее Qu чудит - так как один и тот же синтаксис то синтезирует то нет. Удачи! Rob.
|
|
|
|
|
Jul 12 2018, 15:40
|
Участник

Группа: Участник
Сообщений: 30
Регистрация: 4-06-18
Пользователь №: 104 848

|
Цитата(RobFPGA @ Jul 12 2018, 17:34)  Тогда это скорее Qu чудит - так как один и тот же синтаксис то синтезирует то нет. Не, Qu не синтезирует ваш пример. И ModelSim не синтезирует ваш пример. Вообще, я не очень понимаю зачем и к чему вы его написали. Пример из первого поста Qu синтезирует стабильно, так же стабильно его не синтезирует ModelSim
Сообщение отредактировал flammmable - Jul 12 2018, 15:41
|
|
|
|
|
Jul 12 2018, 15:55
|
Профессионал
    
Группа: Свой
Сообщений: 1 214
Регистрация: 23-12-04
Пользователь №: 1 643

|
Приветствую! Цитата(flammmable @ Jul 12 2018, 18:40)  Не, Qu не синтезирует ваш пример. И ModelSim не синтезирует ваш пример. Вообще, я не очень понимаю зачем и к чему вы его написали. Пример из первого поста Qu синтезирует стабильно, так же стабильно его не синтезирует ModelSim Затем что с точки зрения синтаксиса пример #1 поста и мой одинаков! Поэтому есть неоднозначность синтеза в Qu и стабильное поведения в ModelSim. IMHO первое хуже второго. Удачи! Rob.
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|