На схеме кабеля есть такая фраза:

D6, BUSY and PE connected at the DB25 end of data cable.

Т.е. соединять надо на конце кабеля, получается что на плате монтажа. А это критично или как (в плане можно ли соединять у разъема)?

Считайте что критично. Чтобы потом не глючило в зависимости от типа материнки и чипсета и/или длины кабеля.

и тогда в догонку. Длина кабеля от порта ЛПТ до монтажной платы и длины шлейфов FPGA и JTAG Header'ов. Для алтеры я делал 1,5метра и 15 см соответственно. Думаю для xilinx тоже пойдет или как?

Вполне подойдет. У оригинального Xilinx Download Parallel Cable III вроде даже 1,8м (1,5м точно есть). А вот шлейф не длинее 12 см рекомендуется. Хотя и от 15 см ничего криминального не будет.

спасибо