Для контроля переполнения обязательно использовать и младшие биты, т.е. разность индексов головы и хвоста!

Иначе контроль не переполнения, а разбега в +/-размер буфера.
Если равны - хорошо
Если отличаются на единицу (в смысле старшие биты без младших) - то возможно переполнение
Если отличаются более чем на единицу - то точно переполнение



Если у Вас процессы занесения и вытаскивания както синхронизированны, то между ними в любой момент контролировать может и получится.
Если эти процессы полностью асинхронные, то в моменты контроля всё может быть хорошо, но между ними переполнение и соответственно искажение данных на выходе.
Ну и по всей видимости так (бесконтрольно) можно поступать там где выгребание из FIFO гарантированно быстрей чем засовывание туда.




Под циклю я понимал то, что у меня старшие биты индексов всегда нулевые.
И Ваш вариант их использования мне понравился, но только в плане количественной оценки прошедших через FIFO данных. Потому я и спросил, вдруг ещё чего я не увидел.

PS Впрочем это всё уже оффтопик.

Получится, читаем еще раз внимательно что контролировать - "факт переполнения буфера".
Без всяких "может".

Или, что гораздо боее часто - система с отказами и пиковая/аварийная нагрузка гарантировано забьет FIFO. Или в случае, если источник торможению по своей природе не поддается. Достаточно 'если'?
Кроме того, даный механизм не отвергает и прикручивание контроля наличия места в буфере перед
занесением, причем сие тоже делается проще и быстрее одним действием, нежели вычисление размера по двум 'коротким' указателям и размеру кольцевого буфера.


Таки не увидели.

Да, Sapienti Sap

Не поверив провел эксперимент. Действительно этот флаг сбрасывания при засовывании первого же байта. Обратился к прародителю, т.е. к TL16C550. Там расписано более подробно, и вот что нашлось:
Теперь все сходится, но осталось некоторое недоумение - внимательно перечитав доку на 550 я так и не нашел индикатора "в FIFO есть место". Получается если у меня есть один байт на передачу я его могу положить только в пустое FIFO, в противном случае никаких гарантий что я порушу предыдущие байты в FIFO. Выходит не только у филипса дока кривоватая, но и реализация у прародителя крива :-(

Реализация не 'крива', она просто сбалансировано-минималистична и ввиду этого является
индустриальным стандартом работающим многие годы и несущим на себе в том числе и совместимость в линейке 50->450->550x.
Да было-бы иногда не плохо узнать о факте наличия места в FIFO, а потом и о размере этого места а
потом и FIFO побольше, а потом....
В принципе столь небольшое FIFO в большинстве случаев просто не годится на роль заменителя буфера передачи :-(, посему внешний программный организовывать надо, ну а при внешнем - не слишком накладно, (а во многих случаях и быстрее, нежели лезть по 8bit к шине к медленной железке ) организовать подпитывание FIFO фиксированными проциями по прерыванию THRE.
Если-бы FIFO у нее было, например, 512 байт, то я первый-бы назвал ее кривой и вопрошал-бы -
ну где хоть "FIFO полупустое!"
А так в общем совершенно нормальная железка со сбалансированными возможностями.