На сколько процентов целесообразно загружать ресурсы(total logic elements) ПЛИС?

Озвучьте критерии целесообразности.

Я работаю с циклоном ЕР1С3. И мне говорят, что программа(vhdl) должна занимать не больше половины ресурсов. Иначе ПЛИС может глючить.

snedelko
Абсолютно правильно andrew_b попросил уточнить критерии целесообразности.
Если требование максимальной скорости работы, то больше чем на 50-60 % загружать не стоит.
Если по цене в готовом изделии – то упихивать «до упора» (у меня доходило в Spartan IIE до 98 % при тактовой 50 МГц).
Если удобство и скорость отладки – то 30-40 % - остальное – на всякие ChipScope, SignalTap и прочие.
Если предусматривать адаптацию под требования заказчика, то 10-15 % оставлять надо.

Как правило, ряды ПЛИС имеют достаточную вариацию ёмкости в одном корпусе, поэтому в прототип закладывают «с запасом», а потом (если серия пойдёт) жирок можно и обрезать.
Всё выше сказанное IMHO.

с альтерой не работал, но все же...
Что значит глючить?
Если проект нормально собран и проверен (верификация после синтеза), то такого быть не должно.
Другое дело, что если рабочие частоты большие и микросхема забита под завязку, то при попытке внести изменения в проект можно наткнуться на ситуацию, когда либо ресурсов нехватит, либо быстродействия. Так что запас по объему заложить надо.

Стало быть если частота до 100МГц, то можно до 80%? (в среднем).

Хотя чего я морочу голову. И так все понятно. Спасибо за ответы.

Мне кажется, что надо не ПЛИС загружать до определенного уровня, а сначала определить требования к проекту, а потом уже подбирать конкретную ПЛИС. Как ASN правильно сказал лучше оставить процентов 20-30 на SignalTap (отладка почти всегда требуется).
А частоты тут думаю мало зависят, на APEX например чтобы получить 200МГц нужно все укладывать на уровне регистров, в то время как на StratixII достаточно только запустить компиляцию.

У нас например МАКС3256 загружен на 100% по регистрам, частота 50Мгц.
Вроде работает всё как надо.

Уважаемый разработчики на Stratics! Мы делаем на оной плисине проект с использованием встроенной DRAM и формированием микрозадержек 80-100 пс, однако технические трудности, с которыми мы столкнулись, вынуждают искать новые силы в лице как экспертов, так и разработчиков ПЛИС высокой сложности. Откликнитесь, кого интересует интересная и надежная работа с весьма приличной зарплатой в высокотехнологичной компании! www.form.ru .Тел 144 7944, 146 1175, м.Кунцевская

Ох уж этот московский центропупизм...

Сначала немного по теме - я задавал вопрос - как гарантировать разводку сигналов по заранее заданным ножкам, если это вообще возможно (по типу выделенных ножек). Мне сказали не грузиться (у меня EP2C8), если не забито под завязку, то все будет в порядке.
На самом деле, я вынужден был взять EP2C8 из-за количества вводов/выводов, а не из-за сильного заполнения. Но все равно сделаем сейчас плату - а сигналы не разведуться. 1500 долл. ку-ку.

А автору этого запроса про Stratix - может быть работодатель должен хотя бы уметь писать правильно название продукта с которым надо работать? И не надо ля-ля при этом про "приличную" зарплату.

P.S. Ищу хорошего специалиста для работы c Cyclone II на VHDL (PCI, SDRAM, video) для работы на договорной основе в Москве, готов предоставить рекомендации (как работодателя, который не кидает и не обижает).

Про глюки ПЛИСин, использованных под 100%...
сталкиваюсь перидически с такими "чудесами".
Пока что причин было всего 3:
1. из-за ошибок самого автора прошивки (сложность проекта и невозможность объять необъятное без кропотливого анализа);
2. из-за разброса времён (асинхронность там, где её быть не должно);
3. из-за повышения потребляемого тока (плохая разводка питания, земли и большое количество одновременно переключающихся вентелей).

Из собственного опыта многолетней давности, когда Stratix еще был с суффиксом ES. У меня был проект, где все было упихано по самое некуда (если не ошибаюсь 98% логики/регистров) и присутствовало 2 тактовые - 100MHz и 200MHz. В качестве буферов использовал FIFO. Ну и все как обычно - разработка платы шла параллельно с FPGA. Мандража имел много, особенно после нескольких печальных опытов с CPLD, но все прошло благополучно. Все развелось на заданные ноги, все работало без проблем на указаных частотах. Единственное, за чем приходилось внимательно следить - никаких асинхронных цепей вааще. Вот уже много лет проект выпускается и пашет без проблем. Так что забивать кристалл можно (но не нужно) по уши. Зависит от наглости разработчика

Мой опыт максимальной загрузки:
Spartan 2 (XC2S200_5_PQ208) = 99%
Внутренняя рабочая частота 65.536 МГц
Работает без проблемм.
Не надо бояться их загружать, бойтесь лучше gated clock , хотя без них иногда никак.