Загружали
Spartan 2E c Microblaze под 97%, работает как часы.
Virtex2Pro тоже под завязку, проект оптимизировался, поскольку не влазил, все работает.

Если констрейнсы сошлись, значит будет работать.
А ставить ПЛИС и загружать их на половину, просто выкинуть деньги на ветер

OFF.
Извините, что встрял, просто по "горячим следам" хочется...


Что такое ChipScope, SignalTap? Подскажите новичку, пожалуста...

Сообщение отредактировал MaxVetrov - Nov 16 2006, 12:57

Внутрисхемные (внутри FPGA) real-time логические анализаторы
для Xilinx (ChipScope) и Altera (SignalTap). Жутко удобная и весьма
достоверная штука для отладки проектов. Заменяет Timing Simulation.
Но потребляет ресурсы FPGA.

2 maior

Спасибо!

Все, конечно, так. Только не надо забывать, что чем больше ограничений, тем больше время компиляции. У меня на Cyclone при 70% загрузке и частоте 100 МГц проект компилировался без временных ограничений и все великолепно работало. При загрузке более 80% начинались чудеса - несущественное изменение могло привести к глюкам и даже к полной неработоспособности. Задание ограничений помогло, но время компиляции возросло раза в 4.

Прошу дополнить - были ли выполнены частотные параметры?

Я загружал Cyclone на 130%(синтез) и >97%(после разводки) и все работало как часы! Полнофункциональная система NIOSII в 1с3. ЗЫ: на макете.

Если после времянного анализатора была частота >= требуемой, и проект не работал на этой частоте, то вы не выполнили основного правила - 100% синхронный дизайн!

Дизайн был полностью синхронный. И когда я задавал временные ограничения, частотные параметры выполнялись, и все работало. Глюки были при компиляции без ограничений. На частоты, которые показывал при этом анализатор, я не смотрел. Наверняка, они были меньше требуемых.

Это равноценно - написать сумматор размером с плисину, поставить регистры на его входе и выходе, и написать в суппорт Altera, что проект не работает на 250MHz

Что-то я вас плохо понимаю. Никаких претензий к Alter'е я, кажется, не высказывал. А всего лишь заметил, что задание ограничений может существенно повлиять на время компиляции. Особенно, если ПЛИС забита под завязку. Вы с этим не согласны? Или вы считаете, что "правильно" написанный проект не требует ограничений ни при каких условиях? Если так, то вы ошибаетесь. Не надо думать, что кроме вас никто понятия не имеет про конвейризацию. Задержка на связах при неоптимальной разводке может оказаться заметно больше, чем задержка на логике. И никакой конвейер не поможет.

Я сказал к тому, что ограничения надо задавать всегда. А проверять их надо в 101% случаев!
Конвейеризация тут ни при чем.
Если вы не задали никаких ограничений и тем более их не проверили, то это грубая ошибка.

Кстати о времени - мой проектик на 1c3 разводился около часа на старой машине. 1-2 часа это нормальное время.

Ну, не стоит уж так категорично. Если требуется умеренная (для используемой ПЛИС) частота и микросхема не под завязку забита, можно и без ограничений. Хотя, в большинстве случаев ограничения действительно необходимы.