Задание: надо сделать импульс короче. Требуемая длина 3 такта Clk0.
plic xcr3032-7-vq44 . Приходит D1, его длительность большая, на V_out должна быть длительность приблизительно 3 такта от фронта D1. Какие могут быть проблемы у данной реализации??


process (reset_cnt_imp,D1) is
begin
if reset_cnt_imp='1' then trig1_out<='0';
elsif D1'event and D1='1' then
trig1_out<='1';
end if;
end process;

process (clk0) is
begin
if clk0'event and clk0='1' then
trig2_out<=trig1_out;
end if;
end process;

process (clk0) is
begin
if clk0'event and clk0='1' then
trig3_out<=trig2_out;
end if;
end process;
process (clk0) is
begin
if clk0'event and clk0='1' then
reset_cnt_imp<=trig3_out;
end if;
end process;
V_out<=trig1_out;

СПС!!!

Если можно обойтись без петли обратной связи, лучше обойтись.
library ieee;
use ieee.std_logic_1164.all;

entity puls is
port(
clk0 : in std_logic;
D1 : in std_logic;
enable_V_out : out std_logic);
end puls;

architecture archi of puls is
signal shift_reg : std_logic_vector(3 downto 0);
begin
shift:process(clk0)
begin
if rising_edge(clk0) then
shift_reg <= shift_reg(2 downto 0) & D1;
end if;
end process;
enable_V_out <= not shift_reg(3) and shift_reg(0);
end archi;

Огромное спасибо за код, но вопрос: чем так плоха обратная связь??

Ничего в ней плохого нет. Дело только в наглядности и простоте. Заметьте, ресета не надо.

То что ресета нету это плюс, но выход получился комбинационный, что по-моему не есть гут.
Но вы сделали до жути прикольную конструкцию

Эту прикольную конструкцию выдали Титце и Шенк в 80 годах прошлого столетия.
Альтера в своих рекомендациях подхватила. Эта пожалуй единственная комбинаторика, на выходе которой пичков не наблюдается. Но регистрового выхода не требуется. Это стандартный переход из одного клокового домена в другой. Из gate клок в enable клок.

Люди добрые, не подскажете ключевое слово для поиска в альтеровской документации, чтобы перевести это всё на AHDL?

Если не шутите...

В Хелпе Квартуса -gated clock signal
В Хенд буке раздел Design Recommendations for Altera Devices
В полупроводниковой схемотехнике Титце и Шенка на странице 360 Синхронный одновибратор

SUBDESIGN PULS
(
CLK : INPUT;
D : INPUT;
ENABLE : OUTPUT;
)

VARIABLE
FF[3..0] : DFF;
BEGIN
FF[].CLK = CLK;
FF[].D = (FF[2..0].Q, D);
ENABLE = !FF[3] & FF[0];
END;

Вовсе не шучу, большое спасибо. Мне никогда такое не было нужно, но вдруг пригодится?