Получили новую плату, на которой стоит XC3S200. Программируется от процессора в режиме Slave Parallel.
В Xilinx ISE сделали простейший проект - на одну ногу, объявленную как вход - подаем импульсы. Через инвертор транслируем этот сигнал в FPGA на выходной pin. Получаем bin file, грузим его в FPGA (по окончании загрузки получаем сигнал DONE). Смотрим на выходном pin'e - глухо висит "1".

Может есть какие мысли у знатоков Xilinx'a?

Вы бы хоть версию ПО указали.
Почитайте errata на ваш чип. Может, чего найдете.

Как грузите? Проблема похожа на отсуствие дополнительных тактов на CCLK, необходимых для инициализации ПЛИС. Т.е. попробуйте в прошивку процессора добавить выдачу дополнительных тактов на CCLK (сверх тех, которые необходимы для передачи данных прошивки), хотя бы в количестве 8.

Еще советую проверить настройки StartUp clock, используемые при генерации bit-файла.

Попробовал увеличить количество CCLK - ноль эффекта.

Вот наши установки в пакете:

Release 7.1i - Bitgen H.38

D:/Xilinx/bin/nt/bitgen.exe -intstyle ise -w -g DebugBitstream:No -g Binary:no -g CRC:Enable -g ConfigRate:6 -g CclkPin:PullUp -g M0Pin:PullUp -g M1Pin:PullUp -g M2Pin:PullUp -g ProgPin:PullUp -g DonePin:PullUp -g TckPin:PullUp -g TdiPin:PullUp -g TdoPin:PullUp -g TmsPin:PullUp -g UnusedPin:PullDown -g UserID:0xFFFFFFFF -g DCIUpdateMode:AsRequired -g StartUpClk:CClk -g DONE_cycle:4 -g GTS_cycle:5 -g GWE_cycle:6 -g LCK_cycle:NoWait -g Security:None -g DonePipe:No -g DriveDone:No F170001_main.ncd
Release 7.1i - Bitgen H.38

D:/Xilinx/bin/nt/bitgen.exe -intstyle ise -w -g DebugBitstream:No -g Binary:no -g CRC:Enable -g ConfigRate:6 -g CclkPin:PullUp -g M0Pin:PullUp -g M1Pin:PullUp -g M2Pin:PullUp -g ProgPin:PullUp -g DonePin:PullUp -g TckPin:PullUp -g TdiPin:PullUp -g TdoPin:PullUp -g TmsPin:PullUp -g UnusedPin:PullDown -g UserID:0xFFFFFFFF -g DCIUpdateMode:AsRequired -g StartUpClk:CClk -g DONE_cycle:4 -g GTS_cycle:5 -g GWE_cycle:6 -g LCK_cycle:NoWait -g Security:None -g DonePipe:No -g DriveDone:No F170001_main.ncd

Summary of Bitgen Options:
+----------------------+----------------------+
| Option Name | Current Setting |
+----------------------+----------------------+
| Compress | (Not Specified)* |
+----------------------+----------------------+
| Readback | (Not Specified)* |
+----------------------+----------------------+
| CRC | Enable** |
+----------------------+----------------------+
| DebugBitstream | No** |
+----------------------+----------------------+
| ConfigRate | 6** |
+----------------------+----------------------+
| StartupClk | Cclk** |
+----------------------+----------------------+
| DCMShutdown | Disable* |
+----------------------+----------------------+
| DCIUpdateMode | AsRequired** |
+----------------------+----------------------+
| CclkPin | Pullup** |
+----------------------+----------------------+
| DonePin | Pullup** |
+----------------------+----------------------+
| HswapenPin | Pullup* |
+----------------------+----------------------+
| M0Pin | Pullup** |
+----------------------+----------------------+
| M1Pin | Pullup** |
+----------------------+----------------------+
| M2Pin | Pullup** |
+----------------------+----------------------+
| ProgPin | Pullup** |
+----------------------+----------------------+
| TckPin | Pullup** |
+----------------------+----------------------+
| TdiPin | Pullup** |
+----------------------+----------------------+
| TdoPin | Pullup** |
+----------------------+----------------------+
| TmsPin | Pullup** |
+----------------------+----------------------+
| UnusedPin | Pulldown** |
+----------------------+----------------------+
| GWE_cycle | 6** |
+----------------------+----------------------+
| GTS_cycle | 5** |
+----------------------+----------------------+
| LCK_cycle | NoWait** |
+----------------------+----------------------+
| Match_cycle | Auto* |
+----------------------+----------------------+
| DONE_cycle | 4** |
+----------------------+----------------------+
| Persist | No* |
+----------------------+----------------------+
| DriveDone | No** |
+----------------------+----------------------+
| DonePipe | No** |
+----------------------+----------------------+
| Security | None** |
+----------------------+----------------------+
| UserID | 0xFFFFFFFF** |
+----------------------+----------------------+
| ActivateGclk | No* |
+----------------------+----------------------+
| ActiveReconfig | No* |
+----------------------+----------------------+
| PartialMask0 | (Not Specified)* |
+----------------------+----------------------+
| PartialMask1 | (Not Specified)* |
+----------------------+----------------------+
| PartialMask2 | (Not Specified)* |
+----------------------+----------------------+
| PartialGclk | (Not Specified)* |
+----------------------+----------------------+
| PartialLeft | (Not Specified)* |
+----------------------+----------------------+
| PartialRight | (Not Specified)* |
+----------------------+----------------------+
| IEEE1532 | No* |
+----------------------+----------------------+
| Binary | No** |
+----------------------+----------------------+
* Default setting.
** The specified setting matches the default setting.
.[size=7]

Была у меня подобная проблема, правда на SLAVE SERIAL, тоже грузилась нормально выставляла DONE но не работала. После долгих поисков выяснил что монтажник упустил и не запоял подтягиваещий резистр на сигнале INIT_B. После исправления оплошности проблема исчезла.

ИНтересно. Поглядим в понедельник. Да, убедились, что при заливке через JTAG все работает. Явно что-то на плате не удачно разведено.

Если есть JTAG, то посмотрите значение статусного регистра ПЛИС после загрузки в нее прошивки процессором. Это может дать дополнительную информацию о причинах неокончившейся инициализации.

Появилось еще одна подробность, которая может относиться к причине вышеописанной проблемы.
Сегодня разбирался с платой, в которой Spartan-3 также конфигурируется процессором, при этом процесс конфигурации успешно завершался, но состояние выходов ПЛИС было совершенно не то, которое определялось структурой проекта (например, вместо выхода в третьем состоянии был логический ноль и т.п.). Чтение статусного регистра ПЛИС показало, что DONE стоит в 1, а кроме того, GWE и GTS. Т.е. конфигурация вроде бы прогрузилась и ПЛИС ее восприняла, даже разрешила работу. Однако более внимательное рассмотрение показало GHIGH == 0, в то время как после успешной конфигурации он должен быть 1. Эксперименты позволили определить причину такого поведения ПЛИС: пауза между переводом сигнала PROG в неактивное состояние и начало загрузки данных (первым активным фронтом CCLK) была слишком короткой. После ее увеличения до 7 мс все встало на свои места.

Интересны дела твои Господи. Я, конечно же, ввел у себя задержку, но никак ни 7 миллисекунд (насчет миллисекунд - я правильно понял?).

Будем попробовать. В любом случае, огромное спасибо за советы. О результатах должу.

Да, именно миллисекунд (не микро). У меня тоже была задержка, но была она маленькой, в виде пустого цикла. Что интересно, иногда ее хватало. Но после всех модификаций прошивки процессора восстановить исходные условия не удалось. Окончательно решило проблему именно введение большего значения задержки.



Успешной ловли багов!

Все заработало, после того как сделал две вещи:
1. После получения сигнала DONE все управляющие pin'ы (CS, PROG, RW, INIT), выставил в "1".
2. Задержка действительно нужна. Но по моим замерам - не менее 200 мкс. Для пущей надежности установил 1 мс.

Сегодня еще погоняю с реальными FPGA проектами. Если чего обнаружу новенького - сообщу.

Большое спасибо всем за советы.

Использую SLAVE PARALLEL режим загрузки прошивки.
У меня возникла проблема - никак не могу после окончания заливки байтов прошивки получить ни DONE=1 (успех загрузки) ни INIT_B=0 (CRC Error) вне зависимости от того что туда лью. Специально заливал мусор, дабы добиться CRC Error, но ПЛИС вроде как хавает без проблем.

Инициализируется всё на ура, BUSY опускается в ноль. Но окончания загрузки никак не добиться. Не могли бы кто нибудь поделиться исходным кодом загрузки прошивки с микроконтроллера может быть я при сравнении со своим кодом найду - что я не так делаю.

Недавно сам столкнулся с подобной проблемой: по окончании загрузки получаем сигнал DONE, но ПЛИС не стартует...(20 раз загрузиться нормально, а в 21 раз вот такая ерунда )

И так решение этой проблемы нашел на сайте xilinx:
Problem:
I am configuring a Spartan-3/-3E/-3A device at high speed.
The DONE pin goes High, but the device does not start up (the I/Os are still put into a 3-state condition).
Why is this occurring?

Solution:
Several problems might prevent a Spartan-3/-3E/-3A device from operating correctly after the DONE pin goes High:

1. A slow rise time on the DONE pin
2. An incorrect startup clock
3. Insufficient clock cycles to complete the startup sequence
4. Contention between DONE signals on configured vs. unconfigured devices

1. A slow rise time on the DONE pin ( наш случай )
The DONE pin must transition from Low to High within one CCLK cycle. For example, if CCLK is running at 33 MHz in slave serial mode, the rise time of the DONE pin must be less than 25 ns. The DONE pin is an open-drain driver by default, and it must be pulled High externally.

Potential Remedies:
a. Attach an external pull-up resistor to the DONE signal (the recommended value is 330 Ohms).
b. In BitGen, set "DonePipe=Yes" to delay the CFG_DONE signal. This setting adds a pipelined register stage to the DONE input (CFG_DONE) path.
c. Alternatively, set the BitGen "DriveDone=Yes" option to actively drive the DONE pin. (NOTE: This option should be used only if you are configuring one device or the device is last in a daisy chain.)

При генерации битстрима установил галочку "DriveDone=Yes" и все заработало!!!

У меня несколько другая ситуация. Я не могу получить сигнал DONE.

А что за битстрим ты грузишь ?
У меня один раз была проблема такая: загрузка шла, но никакого эффекта не было, так как загаловоке битстрима (*.bit) был указан источник тактировании JTAG (по умолчанию стоит JTAG), пока я (в опциях генерации битстрима) не заменил на CCLK...