Цитата(SM @ Jan 7 2007, 01:27)

Цитата(ANT @ Jan 6 2007, 15:56)

Очень жаль, что ссылка в статье на Verilog - файлы проекта не работает. Может у кого-нибудь они сохранились?
Сохранились.
Спасибо, загрузил в Quartus, откомпилировал и попробовал входную и тактовые частоты (соотношение - 96), как в статье: ФАПЧ держит. Попробовал свои частоты (соотношение - 20) - тоже работает, джиттер не превышает 2 периода тактовой. В проекте изменил только коэффициент деления ДПКД. Просто супер!!!