В Spartan-3A опять появилась поддержка LVPECL-3.3V, но только приемной стороны.
Насколько я понимаю, несмотря на то, что для Virtex-E и Spatran-IIE была заявлена поддержка выходного каскада LVPECL, как таковой ее не было. А было предложено решение, как при помоши 3 резисторов превратить пару выходов (очень похожую на LVTTL или LVCMOP) в подобие LVPECL (на то, что это был не чистый LVPECL, указывает некоторое количество мути вокруг ответа на вопрос: "Насколько Xilinx LVPECL, соответствует National Semiconductor LVPECL ?").



Имеется хитро задуманный модульный комплекс, реализованный на Virtex-E и Spatran-IIE. Несколько шин реализовано с элеккрическим стандартов Xilinx LVPECL. Все приемники/передатчики это Virtex-E и Spatran-IIE. Хочеться постепенно перевести проект на Spartan-3A. Изменять электрический стандарт шин очень нехочется, т.к. это приведет не к постепенной эволюции комплекса, а революции, коия совсем не интересна заказчику.

Тепер вопросы:
1. Возможно ли, использовать схемотехническое решение от Virtex-E (XAPP133.PDF) для Spartan-3A ? И если да, то какие должны быть настройки у выходного буфера ? (пока я предпологаю, что Xilinx LVPECL - это два LVTTL 12mA).

2. В чем глубинный смысл жестко закрепленных пар IOB для одного диф. выхода у Virtex-E и Spatran-IIE ? И можно ли использовать любые выходные ножки под диф. выход, если clock постурает на триггеры этих IOB с малой разбежкой фронтов (напри мер менее 1.0 ps или 0.1 ps) ?