Не обращая внимание на результаты -тестирования (каждый программист знает, что никакое тестирование не находит всех ошибок) должен заметить, что схема представляется вполне работоспособной. Более того, по устойчивости к метастабильности она не сильно хуже обычной схемы их двух последовательных триггеров - время задержки в логике перед триггером мало по сравнению со временем разводки. При нормальной работе логики эта схема не может залипнуть - но если есть сомнения, XOR можно наменить на "D1 and not D2".

И еще мысль. Учитывая, что в современных FPGA время разводки часто превышает все остальное - имеет смысл в синхронизаторах жестко констрейнить время распространения сигнала с выхода первого триггера на вход второго, чтобы его не развели через весь кристалл по диагонали.

XOR использовался в XPLA3 (там он аппаратный XOR с своими специфическими свойствами).


А в FPGA (Spartan-IIE) я плотно обкладываю RLOC'ом все узлы и схемы синхронизыции (строки с RLOC я вырезал из предоставленного исходника, чтобы не загромождать код).


Ну я не программист... Без эксперимента (т.е. по теоретическим выкладкам) я не могу сказать будет ли какая-либо метастабильная схема работать на "больших" частотах в ПЛИС - поэтому без экспериментов - никуда (только ведь эксперименты разные бывают...)

XOR использовался в XPLA3 (там он аппаратный XOR с своими специфическими свойствами).
/////////////////////////////////////////////////////////////////////////////
Причем тут аппаратный xor. Его здесь рядом не лежало. Писать наглядно надо. Чтобы потом не вспоминать, что это на самом деле ложиться на триггер со входом enable.
Да и спорить не о чем. ДА. Это схема полностью рабочая. Только вот действительно мертвая зона в три такта clk2 за счет петли обратной связи. А корректировать можно до бесконечности. Например зачем clk1.
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity sync_clk is port (
START: in std_logic;
CLK_2: in std_logic;
Q: out std_logic );
end entity;

architecture sync_clk_body of sync_clk is

signal F1_FD0: std_logic := '0';
signal F2_FD1: std_logic := '0';
signal F2_FD2: std_logic := '0';

begin
process (START, F2_FD2)
begin
if F2_FD2 = '1' then
F1_FD0 <= '0';
elsif rising_edge(START) then
F1_FD0 <= '1';
end if;
end process;

process (CLK_2)
begin
if rising_edge(CLK_2) then
F2_FD1 <= F1_FD0;
if (F2_FD1 = '1') then
F2_FD2 <= not F2_FD2;
end if;
end if;
end process;

Q <= F2_FD2;
end architecture;

Что интересно, что бы Вы не делали, лучше Тицце и Шенка все равно не сделаете. Вот его реализация без петли обратной связи.

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity sync_clka is port (
START: in std_logic;
CLK_2: in std_logic;
Q: out std_logic );
end entity;

architecture sync_clk_body of sync_clka is

signal F1_FD0: std_logic := '0';
signal F2_FD1: std_logic := '0';
signal F2_FD2: std_logic := '0';

begin
process (START, CLK_2)
begin
if START = '1' then
F1_FD0 <= '1';
elsif rising_edge(CLK_2) then
F1_FD0 <= '0';
end if;
end process;

process (CLK_2)
begin
if rising_edge(CLK_2) then
F2_FD1 <= F1_FD0;
F2_FD2 <= F2_FD1;
end if;
end process;

Q <= not F2_FD2 and F2_FD1;
end architecture;

Уважаемый sazh!

Ничего если я замечу, что чтение литературы не заменяет самостоятельных размышлений?
Приведенная Вами схема опасна и ни в коей мере не эквивалентна исходной. Потому что метастабильное состояние триггера D1 может неконтролируемо распространяться через выход Q на неопределенную часть схемы. Исходная схема этим свойством не обладает - в ней возможная метастабильность D1 ограничена коротким путем через XOR лишь входом второго триггера.



Обладает - но не факт, что путь через него быстрее пути через LUT.
Я когда-то исследовал один тестовый пример - меня удивляло, почему синтезатор использует LUT вместо такого хорошего встроенного XORF. Написал использование элемента явно. Получил слегка большее время.

To Oldring.
///////////////////////////////////////////
Вашу мысль я не понял. Потому что аппаратного xor я здесь не вижу.
Что касается Тицце и Шенка, Вы сами заметили, что их схема без учета метастабильности. Вы рекомендовали еще один триггер. Нет проблем. Я поставлю. Хотя когда мыслил самостоятельно, я этого не делал.

Ну так дело в том, что исходная схема делает все что нужно с учетом метастабильности - ей дополнительный триггер не нужен.

Я на триггерах не экономлю. (В реальности уже давно ставлю дополнительный буфер. Я тут тексты выкладывал. Уверен, Вы даже не взглянули на них). Для меня важней простота, наглядность. Читаемость схемы сходу пользователем любой квалификации.

Простите, но если ресь идет об этом тексте (других Ваших текстов я в топике не вижу):



то, поверьте, именно о нем я и пишу. Наглядность и читаемость - это здорово, но хорошо бы еще чтобы схемы были работоспособными IMHO синхронизатор - вещь тонкая, понятной для каждого быть не может по определению, поэтому для него важнее оформление в виде отдельного компонента и куча предупреждающих и поясняющих комментариев, чтобы не трогали.

Ничего если я замечу, что чтение njgbrf не заменяет самостоятельных размышлений?


Имелось ввиду топика

Я пока пишу в AHDL и только собираюсь переходить на Verilog, а с VHDL не знаком вовсе.А то что то сложно за Вашими мыслями угнаться. Думаю не я один такой.
Вы бы не могли рисунками показывать свои идеи, ведь схемы не сложные, да и наглядней получается. Простота ведь она сестра таланта и понятно всем станет........ и интересно.

Ничего - но не могу понять, к каким выводам я должен прийти после размышлений. Торможу, наверное. Не подскажете? Вы же не будете оспаривать, что Ваш код в том виде, в котором он опубликован, не обладает свойством устойчивости к метастабильности, в отличие от исходного кода, несмотря на то, что Вы утверждали, что исходный код можно заменить Вашим?

Функционально можно заменить. Что касается текста, я имел ввиду файлы *.zipб которые все уже посмотрели кроме Вас. Поэтому с метастабильностью вопрос у всех уже закрыт.
Если все в совокупности польностью рассмореть, все и так уже понятно.
Единственное, что печалит, после Ваших высказываний я уже врядли дождусь чего то от авторов текстов. Мне ведь действительно интересно их мнение.

Файлы?

Возможно, я действительно что-то упустил. Я видел только один zip - вчера с именем ________________.zip. Его я сразу же просмотрел. Вы имеете в виду какой-то другой zip, который я постоянно пропускаю? И какие-то Ваши вопросы, мнение по поводу которых Вас интересует?

И потом, что означает "заменить функционально"? Это как - заменить все-таки можно, наплевав на то, что в железе с новым кодом могут возникнуть проблемы, которые в исходной схеме возникнуть не могут?

Недавно фильм Павлв Лунгина посмотрел. Остров называется. Рекомендую.

Знаете, это уж совсем

Или Вы всегда так возражаете когда Вас ловят на ошибках?