Задача реализации 4 портового свитча который выберает маршрут исходя не из таблицы МАК адресов а из внешних параметров задаваемых программистом. Естественно потеря скорости не допустима, время задержки сильно неинтересует.

И так пришли к выводу установить 4 KSZ8841-32 к ним прекрипить какойто камень, который будет обрабатывать пакеты и пересылать в нужныйпорт. Обработка занимает очень мало времени на столько мало что сней справится любой контроллер. А вот что касается пропусктой способности сдесь есть проблемы. Скорость на шине получается около 80 метров/с. Это очень приличная скорость, потянет ли такую скорость KSZ8841-32 ? и какой камень вабрть ?

Если есть у кого какие идеи по этому поводу поделитесь пожалуйста.
Может есть более лучшие аналоги KSZ8841-32.

Сейчас начали настройку платы с KS8842-16 + XC9572XL + C8051F123 (100MIPS) . Функционально это конвертор Ethernet-TDM для аппаратуры ИКМ-30. Такая структура дает: два порта Ethernet 10/100, функции работы с VLAN и возможность программной адаптации на сейчас и на будущее. Вам, видимо, нужен MCU на 16 и более разрядов.

Не просто процессор, а процессор способный пропустить по внешней шине 80 метров в секунду !

Встречный вопрос есть ли в природе процы с 4 маками на борту ?

Может KS8695X от Micrel Inc., там есть 4 МАС.
Внутри также: "A 166MHz ARM™ (ARM992T) processor with memory
management unit (MMU) and 8KB I-cache and 8KB Dcache."

я смотрел на нее, вопервых все 4 порта завязаны через свитч, который мне не нужен, и не понятно можно ли его запрограммить чтобы порты общались токо с процом, и потянет ли его шина все каналы сразу, + компилятор кнему нужен и джитаг похоже спецефический, и мануалы в тайне держат странно все как то

На это я тоже ответил бы точно также:
Есть автор поста, который точно не знает ничего о процессоре KSZ8695 и, главное, узнать не хочет и все держит в тайне.
Ведь известно, кто поставляет данный микроконтроллер, известно, кто в России предлагает к нему доку и что тоже удивительно, эту доку готов выслать мегабайтами, всем известно, что такое ARM922, и известно что такое JTAG...
И еще надо добавить.
Известно, что управляемый свич имеет режим работы пересылки пакетов с порта на порт не из таблицы, а по заданию. Если порт задан как порт для прослушивания другого порта, то на него будут автоматически зеркалиться все пакеты... И я Вам об этом писал!
Так чего же не хватает в такой сложной задаче?

Это немного нето !!!! так как пакеты будут попадать на зеркальный порт и на порт который будет по маршруту !!! а мне этого ненадо !!!. И это не допустимо !!!

Мне надо чтобы все порт 1 был связан с портом 2. и в тоже время порт 3 был связан с портом 4. Как бы два репитера в одном корпусе! и по сигналу проца все меняется на другую комбинацию порт 1 связан с портом 3, а порт 2 с портом 4, теже 2 репитера но в другой комбинации. Разве на этом камне такое можно сделать ? Все эти потоки должны проходить через процессор для обработки информации.

Вывод: Здесь нет никакой маршрутизации, это коммутатор 2 сетей который коммутирует по своим законам, а не на основании таблицы MAC адресов, и попадание пакетов из одной сети в другою недопустимо !!!

Словоcочетание VPN знакомо? Чем подход с VPN и ее настройкой (пусть динамической) не приемлем?

Можен я не доконца понимаю и ошибаюсь но VPN отпадает так как вносит изменения в пакет, а на другом конце об этом изменени ничего незнают.

Если можно где об этом можно почитать ?

В штатный пакет - нет, это несколько вариантов надстроек.

Наверное в каком либо учебнике, ну а с подробностями я лично в свое время читал в описании чипа
свича поддерживающего VPNы.

так тогда еще проще можно сделать.
Есть режим когда два трансивера PHY можно соединить "попа-к-попе" через MII. Берем KSZ8001 или более новый KSZ8041, даем им 50 Мгц общую тактовую от одного генератора, режим "урезанного" интерфейса, RMII или SMII. Так делается стандартный регенератор. Ну а Вам туда нужен простой мультиплексер на провода RII. Вот тогда он и будет коммутировать так, как Вам нужно. Ну и далее я бы на FPGA просто сделал бы два МАС-а к этому мультиплексору и с них выход на параллельную шину процессора. Ну и DMA к нему. Вот и все дела.... Или процессор с двумя МАС-ами, а это уже реально. Процессоров с 4-мя МАС-ами я не знаю, да он, как выясняется Вам и не нужен.
Вот вроде так.

Нет, это тоже не кактит. Речь шла об одном режиме а их будет много.
В общем в голову пришла такая структура от куда и появляются вопросы.

в схеме будет стоять 4 KSZ8841-32, на каждые 2 KSZ8841-32 будет стоять DSP TMS320VC5502, между двумя DSP будет стоять FPGA c буферами для обмена между двумя сетями.

Вопросы.

1) какая реальная пропускная способность KSZ8841-32 ? пропускает ли она FULL DUPLEX 200 Mb/s ?
2) какая реальная пропускная способность ее интерфейса ? судя по ее таймингам
Асинхронный режим - примерно 110 нс чтение что на 32 битной шине примерно 60 MB/s
85 нс запись что на 32 битной шине примерно 89 MB/s

В синхронном режиме написано что макс. частота BCLK = 50 МГц, но также на шине присутствуют сигналы которые могут тормозить шину, но несказанно на сколько, отсюда вопрос какая реальная пропускная способность в этом режиме ? Походу может кто подскажет где взять спецификации на EISA и VL BUS ?

3) доступ к регистрам реализован банками и 4 битами адреса, в микросхеме А1-А15 адресов зачем столько ? нигде не смог про это прочитать.

3) в режиме VL BUS burst mode (DATACSN = 0) происходит пакетный обмен, при этом декодер адреса игнорируется, я так понимаю при записи - запись происходит напрямую в TX FIFO, а при чтении - читается из RX FIFO ? или обмен происходит по последнему записанному адресу ?

4) допускается ли мультиплексирование режимов синхронный/асинхронный ?

Дополнительное описание интерфейса на сайте Микрела. (Или это тоже тайна?)

http://micrel.com/_PDF/Ethernet/app-notes/an-137.pdf

Стр.3-5...

4) стр. 27.
Since both synchronous and asynchronous signals are independent of each other, synchronous transfer and
asynchronous transfer can be mixed or interleaved but cannot be overlapped (due to the sharing of common signals). Это означает, что синхронный и асинхронный режим могут чередоваться, но не могут перекрываться.

Ну этот документ есть, назвать это описанием язык не поворачивается, так примеры.

И не дает ответа на вопрос о пропускной способности в синхронном режиме и что делать с адресами зачем их там столько ?

A[15:1] Address bus is used to select bank and register, it is latched by ADSN rising edge

так как у меня 32 битный режим А1 не ипользуется, используются А2-А3 для выбора банка и регистра, зачем остальные А4-А15 ?

К MALLOY2
1. Посмотрите еще в сторону ADM6996L от Infineon. Это "6 port 10/100 Mb/s Single Chip Ethernet Switch Controller" Data Sheet Version 1.03 (в целом документации на чип маловато, я так думаю)
2. Мы сейчас осваиваем KSZ8842-16MQL с 8-битной шиной ISA. Здесь в отличии от VL BUS (наверно и EISA) обращение к данным из TXQ frame buffer, выполняется через указатель TXFDPR, работающий также с авто увеличением (см.стр.60 DataSheet 1.5 на KSZ8842-16/32). Документации, софта, схем и примеров на KSZ8842-16MQL много (что и подкупает его применять), но только не на сайте производителя, а у дистрибьюторов.