Проект: ЦП с контроллером DDR2 шаг 0,8 , 166 мгц CLK сигнал на ДДР, терминацию на кристалле не поддерживает, шина памяти 16 или 32 бита; одна либо две микросхемы памяти DDR2 16 бит шаг 0,8 терминацию на кристалле можно включить, техпроцесс ПП позволяет разместить корпуса практически вплотную, других серьезных компонентов на ПП нет.
Вопросы:
1. Допустимо ли использовать трассировку на таких расстояниях без согласующих резисторов (терминаторов).
2. Допустимо ли поставить две микросхемы (для ширины данных 32 бита) последовательно на одни дорожки управления (в отличиии от стандартной схемы "елкой" через резисторы), при этом корпуса памяти будут вплотную друг к другу.
3. Как использовать встроенную терминацию на памяти в п.1 и в п.2

1. Надо моделировать.
2. Надо моделировать.
3. Надо читать доку на чипы.

В общем случае могу сказать одно - для таких сигналов/скоростей моделирование обязательно.

Хм, DDR2 вроде от 200МГц стандартизована.
1. Как уже сказано - надо моделировать. Короткие расстояния - не всегда благо, за такт отражения успевают несколько раз туда-сюда обернуться и "ку-ку". Тем более уровни SSTL-18 мелковаты. DDR2 имеет такую фичу как OCD, если процессор также поддерживает OCD то последовательные и параллельные терминаторы вполне может получиться выкинуть. Обратите также внимание на overshoot и undershoot.
2. Для управляющих цепей на 166МГц (~3нс на установку/удержание, живут же люди ) для двух микросхем топология особого значения иметь не будет. Можно разводить как daisychain так и balanced tree - обычно без разницы. Моделирование также настоятельно рекомендуется.
3. Я бы постоянно (у Вас ведь один банк?) разрешил ODT и провел бы калибровку с использованием OCD (сам эту процедуру не делал, личного опыта пока нету).

Что можно/лучше использовать для моделирования таких задач?

HyperLynx от Mentor

Да, при условии что отраженные волны не уменьшают ампмлитуду логических сигналов до порогового уровня. Но с этим надо быть очкень осторожно !



Если у вас 2 микросхемы с разрядностью шины данных 32бит переключаемые по CS, то другого выбора нету, но тут поблема в том что входные емкости бдут на пути то до то после активной микросхемы памяти. Амплитуда логических сигналов будет меньше чем в вариантах 2х16bit, 4x8Bit, 8x4bit. К тому-же фроны будут завалены сильнее ибо банално будет больне емкостная нагрузка на выходы DDR контроллера.


Так как позволяет ее использовать DDR контроллер вашего процессора. Обычно на ODT у многих процессоров есть errata.
Можно вообще не использовать если выполняется вышеприведенные условия из п.1 ибо оно увеличивает потребление. Во многоих reference designs от TI оно не используется.

Гляньте вот это: http://focus.ti.com.cn/cn/lit/an/spraac6b/spraac6b.pdf "Implementing DDR2 PCB Layout on the TMS320C6455/TMS320C6454"