Поиском не нашел.
Для простоты картины:
Память DDR2(один чип, driver strength 60%) + процессор.
Рекомендуемое согласование по длине 100 мил. = 0.25мм
Рассмотрим один byte lane:
Последовательное согласование только на сигнале DQS.
Последовательное сопротивление для простоты 0402 (длина больше чем 100мил).
Все линии данных - микрополоски и выровнены с точностью 20мил, и все проходят на одно слое.

Вопрос: При выравнивании длины линии DQS как учитывать резистор?

Варианты:
1. Идеальный резистор, с нулевой длиной и нужным сопротивлением.
2. Резистор с нужным сопротивлением и эквивалентный такой-то длине микрополоска на плате.
Как правильно?

Хм, а как так получилось что резистор только на DQS? Обычно все цепи в byte lane однородные, ну разве что DM выпадает иногда. Вы достаточно уверены что без этого резистора на DQS нельзя обойтись? Резистор плох еще тем что у него есть контактные площадки, что вносит некоторую сосредоточенную емкость, которая также повлияет на распространение сигнала.
Я бы промоделировал (я так понимаю Вы тоже пользуетесь HL) с резистором и без него, и потом внес в остальные цепи полученную задержку удлинением этих цепей. Плохо что тут уже значительно может влиять разброс параметров PCB, поскольку компенсируются разнородные факторы. Емкость via я таким образом не рискнул компенсировать, к тому же в некоторых аппнотах по DDR/DDR2 четко указано использовать одинаковое количество vias на всех трассах byte lane.

Резисторы стоят только на тактовых линиях, на CLK и DQS.
Режим работы DDR2-400MHz.

Моделирования подразумевает некую модель. Сейчас нет возможности запустить HL и почитать документацию.
Поэтому просто запуск симулятора и сравнения без понимания - не панацея.

DQS это не совсем тактовая. В контроллерах и чипах DDR/DDR2 драйверы линии DQS, как правило, точно такие же как и для линий данных DQx и в пределах byte lanes нормируется разброс. Поэтому не совсем понятно, почему в Вашем случае на DQS есть резистор, а на DQx нету.
Насчет CLK - эта тактовая незначительно привязана к byte lanes. При чтении данных из памяти фаза CLK практически игнорируется контроллером (данные стробируются по DQS), а при записи чипы памяти допускают смещение фазы +- 25% от периода CLK. 200Мгц - 5 нс, 25% это 1.25нс - теоретически 6-7 дюймов разницы между lanes и CLK. Резистор 20-100Ом и близко такой задержки также не внесет.
Так что насчет резисторов и терминаторов по CLK беспокоится не стоит, ИМХО.

AFAIK, HL предоставляет только сосредоточенные модели для пассивных элементов. В доке кроме того что они built-in ничего не сказано. Более того, похоже, что BoardSim просто не учитывает паразитные параметры - у элементов нет соответсвтующих диалогов для их ввода. Попытаться представить резистор отрезком линии, IMHO, это бесполезно - разброс по технологиям изготовления элементов, PCB и монтажа большой. Результаты будут +- лапоть. Проще уж все линии привести к одному виду - выкинуть резистор на DQS или добавить их на DQx.

В моем случае все будет работать и без резисторов, по заверениям производителя (процессор DM6446), ибо медленно все.
Линия DQS (строб данных по обоим фронтам) выбрана исходя из тех соображений, что она отнесена к классу тактовых сигналов в рекомендациях по разводке от производителя, и когда делалась разводка не было времени думать. "The interface is more sensitive to DQS <-> DQ crosstalk during reads." - поэтому на случай необходимого зарубания фронта был заложен резистор.

Теперь же есть время и приходит некое осознание, вопрос скорее для понимания и относиться не только к DDR2.
Если найду информацию, то выложу ссылки в эту тему.