Подскажите, пожалуйста, я делаю проект с использованием ПЛИС Actel APA 1000
При этом я использую встроенную двухпортовую память FIFO256*9. В библиотеке элементарный блок этой памяти существует в разных вариациях – с асинхронными или синхронными записью/чтением. Так вот, я пытался для начала смоделировать эти элементарные блоки для того, чтобы дальше применять их в проекте. Я написал тест, в котором указал, что надо подавать на вход сигналы и управляющие импульсы.
Так вот, судя по состоянию модели ФИФО, в него ничего не пишется - empty, соответственно в цикле чтения ничего не считывается - вроде, все по даташиту делал, пробовал асинхр/синхр запись/чтение - ничего не выходит.
Тест - на Verilog,
библиотека APA - VHDL
САПР - ACTIVE HDL

моделировал полностью асинхр. и полностью синхр. память

rdb, wrb управляют чтением, записью соответственно, wclks, rclks - тактовые имп. зап./чт.
di, do - вх/ вых
lgdep - глубина буфера, остальные сигналы не обязательны

+результаты моделирования