Добрый день.
Я в работе использую связку Synplify+ISE+ActiveHDL. Хотелось бы чтобы при небольших изменениях в схеме происходил не полный синтез и имплементация, а чтобы это касалось только того небольшого куска схемы, который был изменен. Есть ли какие-нить инструменты для этого или это утопия?

В Xilinx PlanAhead есть возможность делать partial synthesis and floorplanning:

У Xilinx ХST есть Incremental Design flow, который позволяет переиспользовать неизменненые части Вашего design. К сожелению, здесь Xilinx утверждает что Synplify Pro всегда synthesizes все после любого изменнения, и "partial synthesis" не бывает. Если Вы пользуетесь Synplify Pro, Xilinx советует создавать EDIF file для каждой логичиской группы. В этом варианте, после каждого изменения надо воссаздать EDIF file которая была подвержена изменению, а потом перекопировать ее в implementation directory.

Incremental Design Flow несколько устарел, сейчас используется Partitioning. Не знаю, как это скрестится с Synplify, но с родным XST работает отлично, заметно проще, чем Incremental: прямо в иерархии дизайна задаете точки, которые будут узлами дерева иерархии партиций, и потом автоматически синтезируются и переразводятся только изменившиеся листья дерева. Также можно не менявшиеся листья пометить на принудительный пересинтез. Рабоатет это и без PlanAhead.

Это начиная с какой версии ISE?

в ISE 8.2i уже есть. (а что сейчас есть смысл работать с более старыми?)

А из ActivHDL Partitioning как можно использовать?

Думаю, что никак. Да и вообще, если проект требует декомпозиции (что косвенно говорит о его размере) - IMHO лучше не использовать ActiveHDL совсем. IMHO на редкость кривая вещица, мы где-то с версии 6.3 отказались.

Когда купили ISE 8.2 и PlanAhead, отказались от ActiveHDL. Никак не смогли отработать partial reconfiguration через любой tool кроме ISE/XST впрямую от Xilinx. Да и ихними tools сложно было. Но зато с planahead стало намного легче работать с большыми проектами, разные модули на разной стадии доработки и мы друг на друга не наступаем, и ресурсы плисины делим как надо.

скажите, пожалуйста а в какой из ISE-шных pdf описывается этот подход (partition) или где-то может быть есть отдельный документик по этому design-flow

http://toolbox.xilinx.com/docsan/xilinx82/..._partitions.htm

что-то в pdf описывается работа только через TCL =(
(doc/dev.pdf)

thanx