Здравствуйте!!

Подскажите новичку пожалуйста что это за параметр такой wire_load в асиксах и на что он влияет??

Спасибо!

Да и если можно порекомендуйте хорошую книжку по проектированию цифровых асиксов.

Сообщение отредактировал -=Vitaly=- - May 3 2007, 09:56

Параметра wire_load я не знаю (в синопсисе нет), а вот wireload model - это оценка задержки распространения сигнала в зависимости от площади синтезируемого модуля. Бывает оптимистичная, пессимистичная, средняя. При frontend это часть технологической библиотеки, где эта модель описана на основании усреднения данных по экстракции паразитов из разводки разных блоков. После размещения и разводки, если не уложились в тайминги, можно создать свою wireload model и подключить в скрипте синтеза для улучшения результатов синтеза и попытки за несколько итераций выдержать тайминги.

ЗЫ
А вообще это уже устаревший подход. Нынче есть topographical mode, которая позволяет обходится без использования вайрлоад моделей, этот режим использует впараллель frontend и backend части технологической библиотеки, и в процессе оптимизации результатов синтеза производит оценочное размещение, оценочную разводку и экстракцию паразитов. Чем достигается лучшее соответствие результатов размещения/разводки результатам синтеза.

Спасибо за ответ, это я для страховки.
Еще вопрос. Я работаю с PKS и хотел бы знать насколько адекватно он создает
SDF файл и насколько ему можно верить, все таки этот синтезатор отличается от FPGA синтезаторов.
Просто я просинтезировал комбинационный делитель (технология 0.35) и Моделсим показывает комбинационную задержку в 8 нс. Маловато будет, мне так кажется.

А я с PKS не работаю, посему в его части ничего не могу сказать полезного. Думаю SDF-у, им сгенеренному, верить можно. А вот задержки модельсимом анализировать это извращение в высшей степени, да и особо доверять ему как-то не очень тянет. Для анализа задержек существуют статические анализаторы, например PrimeTime, которым совершенно точно можно доверять.

ЗЫ делители разные бывают. Можно 64-бита делить, а можно 4.

Пардон, совсем забыл сказать делитель на 8.
А если не секрет какая версия PrimeTime последняя, он ставится отдельно или часть какого-то пакета??
Вы работаете с Design Compiler??
Оно естественно под линукс?

Сообщение отредактировал -=Vitaly=- - May 3 2007, 12:18

8 битный делитель 8 наносекунд вполне посредственный результат на 0.35. Да, я юзаю дизайн компилер, 2006.06, праймтайм той же версии имеется, но мне хватает STA, встроенного в DC. Праймтаймом поглядю только в заключительной стадии, перед signoff. Ну а линукс это естественно. Под виндой можно разве что нечто вроде K155ЛА3 разработать

Огромное спасибо!!