Доброго всем времени суток!
Возникло недопонимание, связанное с master clock...

Как я понял из даташита, если подключаем к master clock PLL clock, то можем получить частоту master clock до 200MHz, в чем собственно говоря и убедился, просиммулировав в Keil (правда там максимальная частота 220MHz)...

Однако в даташите о максимальной частоте говорится "The Master Clock (MCK) is programmable from a few hundred Hz to the maximum operating frequency of the device", а в разделе 38.8.1 в табличке приводится максимальная частота master clock 55MHz...

Собственно говоря вопрос в следующем: почему такое противоречие и на какой максимальной частоте все-таки может работать master clock?

P.S. Тот же вопрос, скажем, об АЦП: в 38.7 написана максимальная частота 5MHz, в то время как в Keil при симмуляции выдает максимальную 10MHz