А если провести эксперимент.
Этот сигнал выдать через задержку на другую ножку, напрямю и начать менять эту задержку. 2х канальным осцилографом смотреть результат?

Все таки у меня мнение что кладет он на эту задержку.

Можно ли глянуть отчет после синтеза, который выдает Квартус? После Place/Routa и Mapa?

Что именно глянуть? В каком месте? На картинке выше именно после разводки, как же еще.

=========================================================================
Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'
Total number of paths / destination ports: 1020 / 988
-------------------------------------------------------------------------
Offset: 8.749ns (Levels of Logic = 7)
Source: mem_data<0> (PAD)
Destination: in_port_cnt_0 (FF)
Destination Clock: clk rising 0.2X

Data Path: mem_data<0> to in_port_cnt_0
Gate Net
Cell:in->out fanout Delay Delay Logical Name (Net Name)
---------------------------------------- ------------
IOBUF:IO->O 5 0.821 0.947 mem_data_0_IOBUF (N3289)
LUT4:I3->O 1 0.551 0.827 _n04131421_SW1 (N3516)
LUT4:I3->O 1 0.551 1.140 _n04131421 (N3140)
LUT3:I0->O 1 0.551 0.869 _n04131444 (N3153)
LUT4:I2->O 1 0.551 0.000 _n04131618_G (N3559)
MUXF5:I1->O 1 0.360 0.827 _n04131618 (N3243)
LUT4:I3->O 1 0.551 0.000 _n041317101 (N3322)
FDS:D 0.203 in_port_cnt_0
----------------------------------------
Total 8.749ns (4.139ns logic, 4.610ns route)
(47.3% logic, 52.7% route)

Что именно глянуть? В каком месте? На картинке выше именно после разводки, как же еще.

=========================================================================
Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'
Total number of paths / destination ports: 1020 / 988
-------------------------------------------------------------------------
Offset: 8.749ns (Levels of Logic = 7)
Source: mem_data<0> (PAD)
Destination: in_port_cnt_0 (FF)
Destination Clock: clk rising 0.2X

Data Path: mem_data<0> to in_port_cnt_0
Gate Net
Cell:in->out fanout Delay Delay Logical Name (Net Name)
---------------------------------------- ------------
IOBUF:IO->O 5 0.821 0.947 mem_data_0_IOBUF (N3289)
LUT4:I3->O 1 0.551 0.827 _n04131421_SW1 (N3516)
LUT4:I3->O 1 0.551 1.140 _n04131421 (N3140)
LUT3:I0->O 1 0.551 0.869 _n04131444 (N3153)
LUT4:I2->O 1 0.551 0.000 _n04131618_G (N3559)
MUXF5:I1->O 1 0.360 0.827 _n04131618 (N3243)
LUT4:I3->O 1 0.551 0.000 _n041317101 (N3322)
FDS:D 0.203 in_port_cnt_0
----------------------------------------
Total 8.749ns (4.139ns logic, 4.610ns route)
(47.3% logic, 52.7% route)

Эта картинка никоим образом не является ОТЧЕТОМ после синтеза. Тем более временным.

Квартуса под рукой сейчас нет приведу пример из ISE:

Эта картника является частью полного отчета (описания) выбранного в Chip Editor'е элемента в графическом виде. Там ниже картинки приведены все данные в табличном виде по всем элементам рассматриваемой ячейки. Полнее трудно придумать.
В Квартусе отчета о прохождении всех сигналов с задержками я не нашел (правда, сильно и не искал). Там есть отчеты по tcu, th, tco и т.д. Но это не то.