1. Если один и тот же внутренний сигнал используется во многих логических узлах, т.е. имеет большую (многочисленную и разветвленную) нагрузку, то стоит ли самому заботиться о том, чтобы этот сигнал разгрузить, делая, например, каскады буферных повторителей (или вводя вспомогательные сигналы), или система проектирования сама выполняет это за нас?
2. Есть ли особенности по этой части для систем MAX+plus II, Quartus II и Xilinx ISE?
Понятно, что чипы имеют глобальные входы, но речь не о них, а о простых внутренних сигналах. Просто просматривая документацию, не встречал ни разу каких либо соображений по этому вопросу.
Спасибо за ответ.

Так ведь внутри ПЛИС сигнал с выхода одной логической ячейки проходит до входов других ячеек через разного рода коммутаторы (мультиплексоры), которые стоят там везде на линиях соединений (Interconnect'ах), и эти коммутационные элементы заодно являются и буферными. Т.ч. о коэффициентах разветвления на выходе логики заботиться не нужно.

Я бы не сказал, что совсем не нужно. Иногда бывает, что и нужно...

Констрейн в синтезаторе max_fanout.

Спасибо за ответы!
Если этот сигнал очень большой частоты, или используется как тактирующий для синхронного конечного автомата (FSM), то при большом коэффициенте разветвления на выходе, без буферов не обойтись. Да еще надо, чтобы на синхро-входы регистров и триггеров (фронт - спад) эти одноименные сигналы приходили одновременно, иначе иногда возможны нежелательные гонки.
1. Указывают ли в документации на FPGA максимально допустимый коэффициент разветвления на выходе для внутренних сигналов?
2. Следит ли система сама и подсчитывает ли этот коэффициент после компиляции? Где можно найти рапорт об этом? Или все решается констрейном по максимальному наперед заложенному значению этого коэффициента?
3. Есть ли ссылки, в части этого коэффициента, на конкретные документы?

Если сигнал используется для тактирования, то в FPGA он должен быть глобальным тактовым. Там все эти требования выполняются - и буфра есть, и перекосы минимальны.


Можно привести пример, где нужно? Случай с клоком понятен, но там и средства для этого специальные есть и явно задавать констрейн не надо (у альтер по крайней мере).

Во-во, пожалуйста, я давно хотел понять: что можно получить из такого констрейна? А заодно и вообще из информации о разветвлённости выходного сигнала какой-либо ячейки? А входного?

Что такое "разветвленность входного сигнала" и зачем она нужна?. Про выходной я расскажу.

Пример из живого проекта. ПЛИС - Спартан-3. Синтез - Synplify.
Ставим fanout_limit = 100. В логе появляются строчки:

pin:Q inst:map_frame_descr_gen.dmmisccnt[1] of UNILIB.FDCPE(PRIM) - loads: 102, segments 2, replicating source
pin:Q inst:map_frame_descr_gen.dmmisccnt[2] of UNILIB.FDCPE(PRIM) - loads: 105, segments 2, replicating source
Added 2 Registers via replication

Увеличиваем fanout_limit do 200, и ничего подобного нет. Но в этом месте это не критично. Критично оказалось в другом.

Тот же проект. Есть интерфейс с DSP TI320C6416 по EMIF. Интерфейс синхронный, 100 МГц. Шина данных -- 32 разряда, шина адреса -- 20 разрядов.
В FPGA реализовано несколько десятков регистров с режимом доступа "чтение/запись", некоторые -- "только чтение", многие из регистров 32-разрядные. Сами понимаете, мультиплексор, объединяющий все регистры в выходную шину данных, получается неслабый. Поэтому он сделан multi-cycle. Задан констрейн от начала этого multi-cycle-пути (clock enable -- выход триггера) до его конца (другой clock enable -- выход другого триггера). Но поскольку конечная точка -- это несколько сотен триггеров (нескольско сотен --- это больше, чем установленный fanout), то синтезатор размножил триггер, формирующий clock enable для конечной точки и, естественно, дал этому новому триггеру какое-то заранее неизвестное имя. Раз имя другое, то констрейн на этот сигнал не распространяется. Получается, что часть мультиплексора обконстрейнена, часть нет. В результате тайминги не сходятся. То, что легко укладывается в 2 такта частоты EMIF (20 нс), par пытается уложить в один (10 нс) и у него не получается.
Увеличиваем fanout до такого значения, чтобы покрывался весь мультиплексор, и все со свистом разводится.

На что влияет констрейн понятно. Не понятно, зачем было вообще его задавать? Без него фанаут чему равен? Вроде, если не задан, то не ограничен.


Вот и вопрос - зачем задавать было фанаут? Без него бы сразу все развелось. Или в чем тут подводный камень?

max_fanout часто нужен, особенно на устройствах Actel (antifuse) - там никаких коммутаторов-мультиплексоров нет и в помине (проволочки - fuse). В эпоху схемных дизайнов и хилых устройств с 1 - 2 глобальными цепями приходилось за буферированием следить вручную. Теперича эта проблема отходит на задний план, т.к. устройства стали побогаче и редко кто чего делает как схему, а умный синтезатор за этим сам следит. Не очень понял пример с
"clock enable". Тут есть пара-другая вопросов. Например такой: использование всяческих "clock enable" является порочной практикой изначально (gated clock), поэтому отстаньте от бедного синтезатора - он не умеет ХОРОШО упихивать ПЛОХИЕ проекты. Не воспринимайте, пожалуйста, это как личный выпад, сам иногда использую такие штуки (например, когда места на кристале не хватает и хоть застрелись), но делать это надо сознательно и очень осторожно, а лучше не делать.

Про пережигаемые речь не идет. Речь об FPGA, в которой вся схема межсоединений строится на мультиплексорах, а мультиплексор сам по себе какой-никакой буфер.


То есть как? Вот такой простой и валидный код:

порождает clock enable. Что тут ненормального или ПЛОХОГО? И как вообще без clock enable реализовать такую функциональность?

Что касается мультициклов, то и это тоже, насколько мне известно, не является плохим подходом - если часть дизайна не может и не должна работать на самой высокой тактовой, но при этом не хочется делать разные клоковые домены, то обконстрейнить мультициклами - самое оно. В чем криминал?

Значениеe MAX_FANOUT (default):
= 100 для Virtex, Virtex-E, Spartan-II, Spartan-IIE;
= 500 для Spartan-3, Virtex-II, Virtex-II Pro, Virtex-II Pro X, Virtex-4;
= 100000 для Virtex-5 (из xst.pdf).

Значение параметра Max Fanout устанавливает максимально допустимое количество ветвлений цепей в процессе синтеза. Наличие цепей с большим количеством ветвлений создает проблемы в процессе их трассировки.
Для исключения возникновения таких проблем с помощью параметра Max Fanout задается предельное значение, ограничивающее количество разветвлений результирующих цепей. Средства синтеза могут сократить количество разветвлений за счет дублирования соответствующих регистров и вентилей, а также за счет установки дополнительных буферов. (отсюда: http://www.compitech.ru/html.cgi/arhiv/02_03/stat_132.htm)

В Synplify он всегда чему-то равен. По умолчанию -- 100. В XST для Сапртан-3 -- 200 (upd: даже 500). В Квартусе -- не помню, может, и не ограничено.


В аттаче... Немного утрировано, но я думаю, идея понятна. Верхняя картинка -- это как написано. Нижняя -- то, что получалось после синтеза с недостаточным fanout. После увеличения fanout после синтеза стало как на первой картинке.


Не понял. Какой-такой gated clock?

А где это сказано у автора темы, там нет ни слова про технологию, про мультиплексоры.

Ну а по сути:

В приведенном коде нет никакого криминала, правда нет и clock enable. Есть сигнал Enable, а это есть 2 большие разницы. Не случайно во всяких там MegaWizard-ах это специально подчеркивается. Так в HDL Designer можно создать счетчик с Clk_En или с Count_Enable. Симуляцию все это будет проходить почти одинаково (разница будет в поведении синхронных Load - Set - Reset), а вот в синтезе начнутся жалобы на Gated Clock, если использовалась первая опция (Сам нарвался пару лет назад и долго не мог понять в чем дело).

Малтициклы и прочая экзотика по-моему не имеет прямого отношения к заданому вопросу о fanout, это скорее относится к pipe lines, max clock, latency и т.д. Далее следует цитата из Wikipedia: "Fanout is a measure of the ability of a logic gate output, implemented electronically, to drive a number of inputs of other logic gates of the same type"



Зависит от производителя/семейства/технологии. Например для Actel Antifuse (старый) - 10, Flash - 16.

Посмотрел. Не слишком понятно откуда взялся Clock enable 3. Если это точная копия Clock enable 2, то нафига все эти игры - поставил Buffer, а лучше 2 и имеешь Clock enable 2.1 и Clock enable 2.2. Увы работоспособность в этом случае на предельных частотах не гарантирована


Может это вопрос терминологии, но терминология точно плохая - см. про 2 большие разницы

думаю что к рассматриваемому примеру max_fanout притянут зауши.
на лицо баг симплифая с назначением констрейнов цепям.

у синтезатора есть времянка, и он пытаеться ее автоматически вытянуть, в том числе за счет расщипления цепей с больщим fan-out.

Самостоятельно можно размножать триггер с которого идёт этот сигнал!