Необходимо на ЦиклонеII вывести наружу сигнал задержанный на несколько четвертей периода тактовой частоты (150 МГц). Для решения предполагается использовать на выходе ИЛИ от выходов нескольких D-триггеров (два или четыре пока не решил), которые тактируются сдвинутыми по фазе частотами. Если делать 4 триггера, то Квартус ругаться не будет, но напрягает разная задержка из-за расстояния (неконтроллируемого) выходов D-тригеров от выходной ноги. Насколько понял, можно на выходном буфере сделать fast register. Вопрос - можно ли на IO буфере сделать элемент 4ИЛИ, а 4 триггера зафиксировать относительно этого буфера (и как именно!) ?

Я не знаю как в Альтере, надо посмотреть, но в ксайлинксе был параметр, помоему RLOC, который является местоположением д-триггера в плисе. Указав какие триггеры использовать можно добиться тех результатов, которые вам надо.
Может ли кто-то подтвердить RLOC для альтеры.

в ChipPlaner (в Quartus'е) можно вручную поставить элемент там где надо.

Спасибо за ответы!
Еще вопрос - можно ли в Квартусе указать компилятору, чтобы всегда помещеть группу триггеров в одном LAB?

будет помещать группу, пока вручную не очистите в ChipPlaner