По включению питания Виртех загружает из ПЗу данные, если вдруг в данных будет збой (например радиация прошила ), то конфигурация не загрузится, но CCLK и дальше будет выдаваться, как бы ожидая нормального потока данных.
А будет ли работать загрузка, если взять ПЗу двойного объема и после первого блока данных в него записать аналогичный, второй, так будто бы два Виртекса стоит. Если збоев нет, то загрузка заканчивается после первого блока, а если в первом блоке збой, то CCLK не останавливается и выкачивает второй блок данных из ПЗу.
Какие будут мысли?

А нафиг
То что вы хотите, получится автоматически: если плисина замечает ошибку в конфигурационном потоке, она ставит INIT в 0, а этот инит соединён со сбросом вашей флешины/промины. Этим нулём она сбросится, и конфигурация начнётся сначала.

Так говорят-же - данные во флэше испорчены. Они и во второй раз будут испорчены.

А ведь они могут быть испорчены и во второй копии данных в той же схеме памяти... Кстати, напрашивается вопрос - насколько стоики схемы конфигурационной памяти к жестким излучениям? Видели такие данные?

Впринципе у нас летает несколко малых КА, но не в одном небыло сбоя загрузочной ПЗУ, а это потому что это именно однократно программируемое ПЗУ, а не FLASH, если выбило ее, то о остальном в КА уже можно и не вспоминать!!!

Ну-у.. Таким образом всё что угодно испортить можно.
Гораздо больше вероятность что сбой произойдёт единовременно. В мильон раз больше.
Да и не надо ставить флэш в ответственные устройства..

Уважаемый DLR, а Вы используете однократные на базе EEPROM или Flash технологии или на плавких перемычках, пардон за анахронизм?

Начали за здравие, а закончили за упокой...
Вообще-то у того же Xilinx-а есть Flash и радиационно-стойкая типа XQR18V04. Да и работать с ней поудобней, особенно на опытных и на первых образцах.
Но вопрос был не об этом. А вот то что по ошибочному CRC сформируется INIT , который будет загружать ПЗу сначала - это существенно.
Хотя с другой стороны странно как то. Очищаю ПЗу, CRC соответственно не совпадает, но и сигнал INIT не наблюдается... А такты CCLK при этом идут.

Глянул алгоритм загрузки в книге "Современные семейства ПЛИС фирмы Xilinx" (Кузелин, Кнышев, Зотов) - главу по Virtex я уже выкладывал на форум http://forum.electronix.ru/index.php?showtopic=1610.
Так вот - FPGA действительно переводит в 0 INIT при несовпадении CRC, по которому сбрасывается PROM, НО последующей повторной загрузки не происходит. Начать грузиться снова можно лишь опять подав 0 на Programm.

Может я как всегда торможу
но кто дожен дёргать PROGRAM? Ваша флешина!
А раз INIT становится в 0, то он сбрасывает флешину, и она опять дёргает плисине PROGRAM :-/

Ну во-первых, инит там всего несколько тактов стоять будет (извините, лень в доке рыться
так что может вы его просто не заметили?
Во-вторых, если вы очистили флеш, то плисина может подумала что конфигурация ещё и не начиналась? Там же в начале какие-то сигнатуры известные идут.. Вот тоже вопрос..

Да вот нет Дело в том, что ПЗу дергает Program, только после загрузки ПЗу через JTAG. Так что дергать в результате некому.
У меня подобная ситуация наблюдалась, когда ПЗу располагалось на некотором расстоянии от FPGA. Тогда на CCLK наводился шумок, который сбивал загрузку. В результате видно, что данные полностью вичитываются, CCLK продолжает формироваться, а сигнал DONE остается в 0. Ситуацию спасало замена печатных проводников на навесные витые пары по данным и тактам.

Да нет, INIT в несколько тактов хорошим осциллографом с памятью заметить без проблем. А на счет сигнатур... вряд ли они влияют, учитывая сбойную загрузку описанную в предыдущем топике. Эффект от очищеной ПЗу аналогичный.

Если так, то да, кариес :-(
Значит, только процессором конфигурить..
Я так всегда и делаю потому и оказался немножко не в курсе..