Здравствуйте.

Интересует вопрос. Кто-то занимается прототипированием АСИКсов на ПЛИСах?
Как сделать прототип как можно ближе к АСИКсу, ведь при проектировании АСИКсов широко используют гейтед клок, а в FPGA его боятся как огня. Да и базисы у них отличаются.
Хотелось бы как-нибудь прикрутить нетлист после АСИКс синтезатора к FPGA.

Спасибо!

"как-нибудь" не получится прикрутить нетлист от ASIC к FPGA.

хотите отлаживаться на FPGA - пишите гибкий код (например определяя нужную target в `define и используя `ifdef `elseif для кусков описаний, специфичных для ПЛИС/АСИК ).

Ну я пока пишу верилог и синтезирую его и там и там и проверяю контрольные точки на симуляции и в FPGA, но это так просто проверить, что не ошибся в логике работы. И синтезаторы могут понимать то, что я наваял

тогда нескромный вопрос: а как такие примитивы как память - для FPGA синтзируете??

Использую блочную память если надо, в АСИКсе у меня такая же почти.

ifdef Xilinx
else
endif

Так описываем то что ну вообще никак нилзя по другому.


Если без клокгейтинга ну вообще никак, то за ним ставим BUFG но следим, что бы клоков было не более чем.

А так, вообщемто просто для триггеров у которых планируется использовать клок с гейтингом, в ПЛИСе добавляем CLKEN.
if (RST) ....
else if (CLKEN)
{
.....
}

И таким образом синтезим в ПЛИС, перед синтезом в ASIC, на все CLKEN задаем "1", а сигнал не него приходящий замешиваем с клоком. Но опять таки все внимательно проглядывается и просматривается, и отслеживается. CLKEN = 1 синтезатором оптимизируется и к лишней площади не приводит.

Cпасибо, я всегда использую CLK_EN, в FPGA разводится как надо, а в Саденсе или Синопсисе такие елементы автоматически заменяются на гейтед-клок+ триггер. Потом надо смотреть правда, чтобы быть уверенным что ничего не нахомутали.

То -=Sergey=- крылышки в нике означают принадлежность к любителям ИЛ-2, как у меня :-) ?

Сообщение отредактировал -=Vitaly=- - Dec 10 2007, 12:31

кажется, что FPGA позволяет провести только функциональную верификацию АЗИКа

и гейтед клок - далеко не единственная проблема (btw: в виртексах (да и в других ФПГА, наверно тоже) есть клок-гейтеры)

то есть проверить можно только RTL, а всякие "хитрые" модули описать отдельно и использовать либо две версии, либо `define

тот нетлист, который выдает АЗИК синтезатор, значительно отличается от реального АЗИК нетлиста после P&R, разводки тактовых деревьев, и т.п. тем более для такого нетлиста важна времянка, что ПЛИС не позволяет проверить

теоретически есть конверторы с одной библиотеки в другую - тот же DC может перенести нетлист на ксайлинскую библиотеку (я не проверял), но смысла использовать такой нетлист не вижу

имхо - проверка АЗИК нетлиста - только моделирование (ну и формальные чекеры)

Точно, у Хилых можно использовать использовать примитивы типа BUFGMUX - корректные гейтед клоки без глитчей и задержек.