делаем первый 90нм проект

и в отличие от более "толстых" технологий предлагается симулировать для сайн-оффа не 3 варианта (для библиотек worst, typical, best), а гораздо больше
----цитата---------
Actually we have 36 SDF
files in total for your simulation. Along with 3 library corners you
mentioned, we have 3 RC corners and 4 I/O voltage combinations.

ну если с IO комбинациями вроде бы понятно: маленькое VCCIO - задержки большие

то остается 18 вариантов (2 I/O voltage).

проблема в том, что прогон для 3 SDF занимает у нас неделю.
6 недель (а если брать 36 SDF - то вообще 12) - неприемлемо большой срок

хотелось бы узнать - как можно "оптимизировать" при минимизации проноса ошибки???
чего-то нагулить не получилось вразумительного

впринципе, конечно, есть представления, где будет вероятность на setup-ы нарваться, а где на hold-ы - то есть в этой табличке (RC/corners) 3x3 можно найти "реально" worst и best
но страшно

ес-сно STA и формальная верификация выполнены, но без симуляции как-то стремно...

==============

btw: для дип-субмикрона и библиотек не 3 corners, а 5 (+2 низкотемпературные - там какой-то inversion phenomena имеет место быть) но я особо не разбирался, так как нам эти режимы не нужны