Если боитесь перезапуска то еще раз внимательно поглядите на все виды coverage RTL модели и постарайтесь добить его ближе к 100 процентам. Может быть, добавьте функциональный coverage в важные блоки, например полезно проверить производилась ли запись и чтение из всех регистров и т.д.

Просто была упомянута coverage RTL есть ли у кого-то документация про это или знает где скочать заранее спасибо?

Начните с книжки WritingTestbenches for SystemVerilog. А дальше либо начинайте копать в сторону Functional Verification либо смотрите доки на САПРы. В Cadence это немного нетривиально устроено, т.к. симулятор и средство анализа покрытия разбиты на 2 продукта. В Mentor'e попроще, т.к. все интегрировано.

Я согласен с grigorik - для уверенности проведите моделирование для 4х сочетаний BestTiming-BestRC, BestTiming-WorstRC, WorstTiming-BestRC, WorstTiming-WorstRC. Для всех остальных корнеров пользуйтесь STA. Должно хватить. Эти дополнительные корнеры просто позволяют убедиться в высоком выходе годных, т.е. даже если у вас будут нарушения в каком то сочетании - это еще не означает, что у вас не будет рабочих схем, просто выход годных будет меньше.

Если боитесь перезапуска то еще раз внимательно поглядите на все виды coverage RTL модели и постарайтесь добить его ближе к 100 процентам. Может быть, добавьте функциональный coverage в важные блоки, например полезно проверить производилась ли запись и чтение из всех регистров и т.д.