Есть центральное устройство, которое получает битовый поток от нескольких идентичных удаленных узлов на скорости (5…10 Мбит/сек). Потоки привязаны к реальному времени, так как их источниками являются АЦП. Для осуществления подобной связи хочу рассмотреть пару: PHY (100 Mbit/s) + FPGA.
Отсюда рождаются вопросы.

Можно ли для централизованной синхронизации тактировать АЦП на каждом удаленном узле от восстановленного rx_clock (через делитель конечно), который в свою очередь связан с клоком, рожденным в недрах центрального блока от общего осциллятора?

Чем чревато, в целях минимизации задержки (критичный параметр) произвольно уменьшить размер кадра до размера буфера, требуемого для согласования скоростей PHY и источника данных, при этом выкинув из кадра все служебные поля и сократив время IPG? На сколько вообще можно сократить время IPG?

я читал что 96 бит, из других источников слышал что 10 us. что в общем то согласуется для скорости 100. Для похожей задачи я хочу использовать буфер и постоянную задержку сигнала, к примеру 20 us. Для того чтобы контролировать непрерывностиь сигналов хочу поставить "DP83640 - Precision PHYTER - IEEE 1588". Но реально пока еще присматриваюсь.