Интересует следующий вопрос:

Можно ли управлять несколькими каналами LVDS от одной PLL?
Требуются 4 канала по 3 пары в каждом, все работают на передачу.
ИС Cyclone.

Если это возможно, то как правильно выполнить fan-out цепи clock.
Т.е. как правильно согласовать один выход с четырьмя линиями?

Что значит управлять - изменять частоту, фазу и т.д.?

Насколько я понял при использовании мегафункции altlvds
создается передатчик на заданное число каналов с
синхронизацией через одну PLL.

При этом выход синхросигнала должен быть подключен к
выводам PLL_OUTPUT.

В Cyclone есть только одна свободная PLL, а надо получить
четыре канала. Вопрос был в том как развести PLL_OUTPUT на
плате на 4 разъема.

Или можно синхронизацию размножить внутри FPGA и вывести
через 4 отдельных пина (пары)?

Поставить LVDS REPEATERS,например от TI SN65LVDS109, SN65LVDS117 (http://www.scanti.ru/docs/datasheets/slls369e.pdf).
У Maxima тоже что-то такое есть.

Посмотрите в сторону zero delay buffers, например от cypress CY2305
CY2308. Позволяют выровнять задержки и разобраться с емкостными нагрузками. Конечно это решение годиться только для клоков. Имеет смысл также вывести на Zdb клок, а потом вернуть его внутрь плисы в качестве глобального.

Стоит точно такая же задача, необходимо раздать LVDS клок c PLL циклона на 4 десера.
Решил поставить SY89833L, они наиболее симпатичны чем девайсы от TI и прочих (и в смысле временных характеристик и по габаритам).

Сообщение отредактировал Major - Jul 4 2005, 09:13