Да, наверно вы правы. Я хоть работаю с Lattice, но данный аспект видимо весьма схож у брендов ибо он привязан к FPGA в приципе.
Нужно будет напомнить сеи аспекты заглянув в datasheet Латтиса...

Прекратите заниматься шаманством, описанным в большинстве книг начального уровня по ХДЛ языкам.

Привязывайте сигналы синхронных интерфейсов к клоку и можете, хотя для событийной модели ВХДЛ это не обязательно, задать задержку на интерфейсе.

делается это просто, положим что valid сигнал синхронного интерфейса.



в случае добавления задержек



Удачи!!

ЗЫ. Хотя на SV при использовании interface с clocking секцией все описывается намного красивее %)))

Обычно поток данных сопровождается не только передним фронтом клока но и интервалом, в которм передаются данные, или импульсом начала потока. Проблем быть не должно. Хотя желательно работать по одному фронту клока.
Наверно надо продумать интерфейс передачи.

Шаманство не причем, не обязательно сразу принимать в штыки даже вопросы начального уровня , конкретно насчет попытки задержки клока - я не читал об этом в книгах, так-что их обвинять не могу, это моя додумка, видимо не самая удачная ввиду малого опыта. На свою настольную книгу (VHDL for logic synthesis by Andrew Rushton) жаловаться не могу, из нее почерпнул очень многое...

Насчет привязки к клоку и задание имитации tpd как вы привели в примере - спасибо, это действительно мне кажется правильным подходом.

SV тут не причем, речь идет о конкретном случае, VHDL, то что возможно/невозможно в других языках, мирах, не релевантно



Вы правы. В приведенных мной кусках симуляции (да и кусках кода) видно что есть сигнал DV (Data Valid) который и "вырезает" окно в котором идут данные. По фронту DV, синхронно с клоком ессно начинается первое данное потока.
Насчет фронта - если учитывать задержку tpd входных данных по фронту клока - то действительно наверно можно работать например только по фронту. Сейчас пытаюсь симулировать tpd на входных данных и сигналах относительно входного клока в test benchе, видно что в таком случае действительно достаточно работать только по одному edge клока.

Да я даже не собирался %))) Дело в том, что книги начального уровня (особено на русском языке) рассматривают синтез, но совершенно не рассматривают вопросы моделирования. И в большинстве материала приведены тестбенчи, в которых синхронные сигналы привязываются к клоку только за счет задержек.

Начинающие разработчики начинают копировать данный стиль, а потом выясняется что у них place-route модель не работает как rtl. начинают править ртл модель, тогда как дело в тестбенче

Это не сильно страшно в вхдл, но куда опаснее в верилоге, ибо его событийная модель не детерменированна. в SV эту ситуацию разрулили очень красиво, через программы и клокинг секции, что сделают в вхдл, дождемся релиза нового стандарта %)



удачи!!

Да, ситуация знакома, мой изначальный test-bench был тоже привязан к клоку задержками...
Честно говоря с русскоязычной тех. литературой не знаком вообще, всегда читаю англоязычную, привык за пол-жизни в других реалиях...

Кстати, нашел проблему у себя в коде (не в test-benchе) - проблема была в тайминге сигнала разрешение считывание с выхода параллельного регистра. В свое время, когда писла сей блок под чуть другую систему - внес туда искуственную задержку на 1 клок по своим причинам, и сейчас она меня и держала....

А дело было не в бобине...

Да, точно, фраернулся...:-)

На мой взгляд ключевое непонимание HDL.
В список чувствительности процесса заносятся только асинхронные сигналы - сигналы, при изменении которых изменяется выход элемента.
Для комбинационных схем - все входные сигналы.
Для регистра - асинхронные (клок, асинхронный сброс). Остальные (такие как: синхронный сброс, энэйбл, сигналы влияющие на вход триггера и т.п.) в список чувствительности не вносятся.


Задерживается не клок, а данные и другие сигналы.
Триггер ведь не работает мгновенно.

Да понятно все это, в синхронных процессах в основном так и получалось что кроме клока все остальные сигналы по которым происходили events - были асинхронные.

То что задержка идет на сигналах по выходу относительно клока - тоже спору нет, тут все очевидно. Говорилось о другом аспекте - о том как искуственно приимитировать задержку сигналов в test benchе, т.е. имитация входного тайминга. Было предложение задержать входной клок, но все-таки ессно правельней дать задержки на сигналы относительно клока.

Вот у кого непонимание, еще большой вопрос %))

http://electronix.ru/forum/index.php?showt...amp;st=15&#

Удачи !!!

Вообще-то, дело вкуса. Я, например, чтобы избежать подобных казусов при создании тестбенча стараюсь с помощью задержек формировать только клок, я для остальных сигналов создавать процессы, работающие по этому клоку.
вот пример.
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY northogonal_corrector_noc_test_vhd_tb IS
END northogonal_corrector_noc_test_vhd_tb;

ARCHITECTURE behavior OF northogonal_corrector_noc_test_vhd_tb IS

COMPONENT northogonal_corrector
PORT(
DI : IN std_logic_vector(7 downto 0);
DQ : IN std_logic_vector(7 downto 0);
CLK : IN std_logic;
Ce : IN std_logic;
QI : OUT std_logic_vector(7 downto 0);
QQ : OUT std_logic_vector(7 downto 0)
);
END COMPONENT;

SIGNAL DI : std_logic_vector(7 downto 0);
SIGNAL DQ : std_logic_vector(7 downto 0);
SIGNAL QI : std_logic_vector(7 downto 0);
SIGNAL QQ : std_logic_vector(7 downto 0);
SIGNAL CLK : std_logic;
SIGNAL Ce : std_logic;

constant T : time := 10 ns;
signal Counter : std_logic_vector (1 downto 0):="00";
signal Pointer : std_logic_vector (1 downto 0):="00";

type ARRAY_8BITS is array (integer range <>) of std_logic_Vector (7 downto 0);

constant I: ARRAY_8BITS(0 to 3):=(X"3C",X"28",X"D8",X"C4");
constant Q: ARRAY_8BITS(0 to 3):=(X"3C",X"D8",X"28",X"C4");


BEGIN

uut: northogonal_corrector PORT MAP(
DI => DI,
DQ => DQ,
QI => QI,
QQ => QQ,
CLK => CLK,
Ce => Ce
);



tb : PROCESS
BEGIN
CLK<='1';
wait for T/2;
CLK<= '0';
wait for T/2;
END PROCESS;


process (CLK)
begin
if (CLK'Event and CLK = '1') then
Counter <= Counter + '1';
if (Counter = "11") then
Ce<='1';
Pointer<= Pointer + '1';
else
Ce<='0';
end if;
end if;
end process;
DI<=I(CONV_INTEGER(Pointer));
DQ<=Q(CONV_INTEGER(Pointer));


END;

Может быть более громоздко, но зато потом голова не болит

Ну коль пошла такая пьянка, спрошу:


Коллега, а зачем вы варите эту кашу?

. Да просто они уже автоматически у меня подключаются и я уже давно об этом не задумываюсь.

Сообщение отредактировал Михаил_K - Mar 19 2008, 10:32