Или, может, это у них тренировочный проект?
А то, вроде бы, всё просто, только напороться на мертвяк не охото.
Заранее спасибо - захожу не часто, могу и не успеть поблагодарить ответивших, буде такие найдутся

http://www.telesys.ru/wwwboards/fpga/24/messages/8274.shtml
Но все же хотелось бы знать , какие там точно ошибки есть и будет ли это ядро работать, например на i845, i865 ?

Пока только модель запустил в ISE+MS.
Судя по сообщениям модели шины, конфигурирование происходит, а дальше одни ошибки MasterAbort.
Буду между делом копать, хотя я и не Verilog.

Я запросил у Lattice, но они пока молчат.

Дык сам проект от них я уже получил не так давно. Но Verilog "и вчера и по пять рублей"

Само ядро лежит на сайте Lattice в открытом доступе как Free.
Я запросил у Lattice список ошибок для этого ядра. А их там, по слухам, немало.

Как бы это присоседиться мне к Вам, когда ответ получите (да пребудет таковой)?
Может в теме пропишете?
Лучше на почту скинуть бы мне