Если в 6.1 при создании "с нуля" все работает, а в 7.2 нет, то это надо подробно читать даташит на SOPC Builder. Собственно его итак обязательно надо читать. Мой "перевод" - это же и не перевод вовсе а так, заметки в процессе прочтения...

Если просто конвертируешь из 6.1 в 7.2, то может просто так уш конвертируется?

Все-таки, попробуйте все с самого начала. Создайте свой проект, не основываясь ни на чьем. Достаточно только поглядеть что сделано в чужих проектах. У меня нет 7.2 и я не могу ничего проверить,а в 6.1 проблем не возникает...

Конвертируется, появлятся твой компонет и все твои настройки в квартусе, проверял. Единственное что не появляется - твоя схема nios.bdf. Она пустая.


так и делал

у тебя - Quartus II 6.1 Build 201 11/27/2006 SJ Web Edition ? ну так написано в твоем файле nios.qarlog

У меня таже проблема, перешел с quartus 7.1 на quartus 7.2. В 7.1 создаю компонент без hdl файла все компелится нормально и в сопсе и в квартусе, выводы авалона идут наружу наружу, а в 7.2 делаю тоже самое при генерации системы всплывают дополнительный сообщения
Info: aaaa_inst: Starting generation of variation wrapper.
Info: aaaa_inst: Finished generation of variation wrapper.
вывод наружу не появляется, прикомпиляции всплывает ошибка Error: Node instance "the_aaaa" instantiates undefined entity "aaaa"

При конвертации компонентов из версии 7.1 все ок.

Кто-н знает вчем проблема?

А попробуй скопировать компонент сопсовый из старого квартуса в новый...

Старые компоненты он нормально ест, получается чтоб создать новый компонент в версии 7.2 надо создавать его в 7.1

Неужели проще прыгать между версиями, нежели написать болванку на hdl?

Не могли бы вы выложить пример болванки hdl и tcl для мастера?

делаю мастера (hdl прилагаю) для примера выложенного torik,
в при генерации в билдере системы (см. рис) получаю сообщение:

Хм. Вообще-то, sdram контроллер имеет разрядность [31:0], а у Вас мастер - [15:0]. Не знаю, как это повлияет на работу контроллера, по идее должно быть в порядке. Но, как минимум, обратил бы внимание на сигнал master_byteenable.
И потом, Вам же пишется, что system generation был успешен. Что Вас не устраивает?

я предполагал, что для системы приведенной на моем рисунке получу на выходе:
1. шину авалон для подачи сигналов с внешней стороны билдера
2. шину для подключения к сдрам (соединенную с п.п.1)

но билдер систему не собирает (нет на выходе файла "билдер".v),
в репорте (см. рис) пишет: "убедитесь в разрядности и совпадении портов",
что с портами не так??

Проходили - 16 битный мастер не может управлять 32 битной памятью.

не компилируется и 32 битный мастер (память у меня 16 бит)


Спасибо за помощь! заработало.
ошибка = название папки проекта содержало скобки!
(что вобщем и писалось в окне отчета, но надо ведь уметь читать <= и так целый день)

Подскажите пожалуйста:
пытаюсь от моделировать с железом нехитрую систему (на рисунке),
где avw_int_0 - это просто заглушка для вывода шины (лежит 4мя постами выше),
все входные сигналы для этого мастера подаю с signal probe модуля,
не могу заставить даже светодиод моргнуть, на все попытки записи - ответ waitrequest,
причем без разницы есть или нет сигнал сброса на sopc ситему.
Где поискать причину проблемы?

периферийное устройство может выставлять waitrequest на столько, на сколько ему это нужно.
приведите скрин сигналтапа для сигналов address,data_out,data_in,read,write и waitrequest.

начал возиться с signal tab чтобы выложить скрин, разобрался с проблемой, просто не завел частоту на свою sopc ...
(вобщем-то совет помог ), спасибо)

Не мог бы кто-нибудь объяснить на пальцах, что должна представлять из себя эта "болванка" на HDL. Надо просто завести сигналы мастера на слэйв? Зачем?