собственно использование DesignWare мелких блоков происходит автоматом.
может даже какие-нибудь AMBA элементы и т.п.

но тут случилась некая паника - один господин побывал на каком-то семинаре в США, где обсуждались современные подходы к проектированию АЗИКов и там услышал что-то такое:

пока в США/Европе принята традиционная методология - описание RTL, моделирование, синтез, сайноф-моделирование, подготовка тестов и т.д. что дает время проектирования чипа 1-2 года

в Японии освоили новый подход - готовые (и протестированные) hard IP коры соединили в кучку, на уровне транзакций промоделировали - выпекли АЗИК (особенно это касается АRМ-овских IP).
при этом цикл проектирования сокращается до пары месяцев

вопрос какие тулы (если они есть) у Синопсиса или Каденса предназначены для этого дизайн флоу?
есть ли где-нибудь описание такого флоу?

в принципе я знаю как вставлять коры в RTL, как их моделировать и т.д. как моделировать транзакции тоже
но может есть какие-то комбинированые решения, а не надстройки над DC, NC?
если даже настройки - то какие?

я не верю в "чудесный тул", который ненапрягаясь увеличивает производительность в 10 раз.
но
1) интересно быть в курсе современных подходов
2) попросили разобраться и предоставить "доклад"

или это все свист - "слышал звон, но не знаю где он"?

наверно, все-таки речь шла о всяких ускорялках системного проектирования -

http://cadence.com/products/kits/soc_fv/index.aspx
http://www.synopsys.com/products/designwar...el_library.html

где есть СистемЦ модель и с нее генерится симулятор.
если я правильно понимаю процедуру разработки всякого софта для наладонниках - там все и так отлаживается на симуляторе - то есть способ правильный, но как это может ускорить разработку чипа? продвинутое тестирование на ранних стадиях?

ну и опять же двуязычие - HDL на систем верилоге, а систем модель на Ц - получается, что следить за соответствием должен разработчик...

еще есть такие статейки -
http://www.synopsys.com/news/announce/pres...nps_icc_pr.html
http://www.arm.com/products/CPUs/Peformance_Packages.html
http://cadence.com/company/newsroom/featur...er_express_flow
и т.д.
которые я понял так что апликэйшен инжиниры этих трех фирм прошли проектирования soft ядер для разных тулов, написали скрипты, отловили баги и т.п.
и благодаря этому покупатель АРМовской софт-коры будет в 5-10 раз щасливие, чем если бы он написал точно такое же софт-коре и отGDSил его собственными силами

ну а хард коры присутствуют только для древних арм-ов ARM9 ранние ARM10 и т.п.

правильно ли я представляю ситуацию?

готовые (и протестированные) hard IP
их собственные или покупные?
мысль такая, что это очень накладно покупать чужие IP. а как там с правами на IP, его можно включать только в один проект, под другой придется еще раз платить?

Я так понимаю что продукты все те же (VCS/IUS+DC-PC/Encounter), только вместе с HardIp продают его TLM-модель, чтобы провести тестирование после совмещения блоков на системном уровне.
+Возможно AMBA VIP от Cadence/Synopsys, чтобы не делать свои мониторы, проверяющие корректность протоколов.

Это сильно зависит от схемы лицензирования. Можно купить лицензию на неограниченное использование и платить роялти. Если вы крупный производитель, то это выгодно всем, если же вы мелкий и это разовый проект, то тогда поставщики ограничивают использование IP в рамках одного проекта. Насчет накладности - это нужно считать. Обычно цена ниже чем самостоятельная разработка, поэтому и его выгодно покупать. Но если у вас тираж маленький то тогда это действительно может быть накладно. В общем надо договариваться с поставщиками IP, они в большинстве случаев идут на скидки для Восточной Европы.


К существующим продуктам подключаются продукты на верхних уровнях, такие как CoWare Architect или Synopsys Design Studio. В них действительно проводиться сборка системы с моделированием и потом быстрый спуск на физический уровень с помощью уже готовых файлов. Для справки - все телефоны Nokia делаются именно так.