Добрый день! Начинаю осваивать vhdl... Создал простой проект в ISE 9.2 но после генерации файла и прошивки его в Spartan 3E sample pack board ничего не работает.. какой то сигнал на выходе есть, но это явно не то что нужно... При этом синтез схемы показывает правельные результаты... Сам не могу разобраться в чём проблема...



Буду благодарен за любые подсказки! При этом схема собранная на Schematic'е прекрасно работает...

для начала, пожалуй, стоит заменить в этом месте:


на такой вариант:

не помогло....

А ножки проекта правильно развели на ножки ПЛИС макетной платы? Т.н. ucf файлец все там правильно и раскоментировано?

А Вы напишите, что хотели сделать... ну или тот самый схематик приложите, что ли... А то непонятно, что же Вы хотели сделать этим кодом.

Вот, например, это место очень подозрительно выглядит:
Переменная clk_counter "мгновенно" перейдет в состояние '+1' (= 1), и if обязательно сработает... Затем cl2_val "мгновенно" поменяет свое состояние с '0' на '1' и следующий if сработает.... А т.к. сигналам D(3:0) больше нигде не присваиваются значения, то они ВСЕГДА равны D(3:0) = 0100. А зачем тогда весь этот огород городить ??? Даже XST ругается на это:
INFO:Xst:2679 - Register <d0> in unit <main> has a constant value of 0 during circuit operation. The register is replaced by logic.

Прочитайте внимательно про разницу между присвоением переменных и сигналов.

Это ещё не доконца дописанная версия - поэтому данные и не меняются. Вообще хочу написать контроллер лсд панельки... clk - тики системы, clk2 - clk/2, clk1 - 1,5clk2 и задержан относительно clk2... Про переменные/сигналы в vhdl знаю. В данном примере важна не логика выполнения а что совсем ничего не генерится... Я хочу понять - почему совсем ничего не генерится...


Ножки правильно разведены... Завтра с работы кину ucf файл...

Gas Wilson Вам имеет смысл посмотреть как подобные вещи делают другие и много вопросов уйдут сами сабой.Например http://opencores.org/projects.cgi/web/lcd/overview

Лучше приложите временую диаграмку, а то не очень понятно про задержку.

Искрене надеюсь, что так. Но у вас использованы переменные integer - счетчики для них синтезируются 32 разрядные (!!!) и если повезет, как в случае с clk_counter, то после анализа возможных состояний обрезаются до 2 битового счетчика. Лучше используйте std_logic_vector для таких переменных/сигналов, тогда вы сможет правильно задать разрядность вашего счетчика и не будете заставлять синтезатор стадать маразмом. (обязательно ознакомтесь с документом XST.DOC, там расписано как лучше описывать разные синтезируемые конструкции, обратите внимание на то, что в примерах использование integer старательно сведено к необходимому минимому, заменяя его std_logic_vector'ом дабы синтезатору легче было работать - абстракция это хорошо... но Вы же не Visual Basic осваиваете; к томуже, если Вы научитесь видет за языковым описанием схему на примитивах - то сможете проектировать компактные высокоскоростные решения)

По поводу логики сильное утвердждение получилось - ценю шутку. Поглядите "View RTL Scematic" может появятся идеи как ненадо описявать логику . Также стоит поглядеть "View/Edit Routed Design (FPGA Editor)" - так сказать, увидете результат своих описаний.
С логикой работы в вашей схеме проблема из-за того, что разрешений счете счетчиков "cl1_val" и "cl2_val" (название даны по FPGA_editor'у - вот сделали бы Вы signal и совпадали бы названия линий и языкового описания ) берется с компоратора, сравнивающего выход 32 разрядных счеткиков с чем-то... ну что написали (абстракцию) - то и получили.

А Вы проводили PostPar симуляцию ??? Еще ни разу её результаты у меня не расходились с практикой (ну только если ноги поперепутал в UCF).

Поясните, пожалуйса, какие сигналы выведены на осиллограме - уж больно странно выглядит верхний - ни разу не удавалось видеть на выходах ПЛИС трехуровневые сигналы (ну только если она не конфликтовала с другой микросхемой или на конце метровой несогласованной линии). Может там высокочестотное переключение состояний ? (мачштабчик-то у Вас уж больно сжатый, растяните его до 1-5 ns на клетку)
Укажите частоту clk - без нее осциллограма не понятна.

АААААААААААА ну вот что я сделал - не понятно, но всё заработало...



Сообщение отредактировал Gas Wilson - May 27 2008, 08:42

У вас по коду генерируется асинхронная логика с обратными связями.
А это:

что?
Счетчики считают в + бесконечность?

Ну какая + бесконечность в VHDL... в нем у каждого типа есть свой предел (для integer это всего лишь 2^32-1), о чем и писалось ранее (про 32 битный счетчик). А счетчик clk_counter - считает только до 4 (при 5 так сказать "сброс" в 0).