2 lex_84 - а чем она вам может не понтавится ?

2 rv3dll(lex) - интересно получилось..
Если правильно вас понял:

В результате RTL выдал такую реализацию:

Мапа выдала такую гирляндочку:

А симуляция:

Странно как то....

с схематиком - представление регистра сдвига и шин выхода и входа мне не очень понятно ну да ладно

на второй картинке видно - что по паре триггеров можно со входов убрать от души я так их поставил

а симуляция то что - они же не совпадают - фронты в смысле - ну и нет ничего на выходах

Так это детктор совпадения фронтов.. Блин.. сплужил.
Теперь идя ясна стала - получается мы прогоняем сигналы по сдвиговому регистру - цифруем типа с частотой 100 мегагерц а потом сравниваем...
Получил такую картинку:


А почему strob_sovp_dlit не падает ?

это для того., чтобы показать что импульс в канале 1 точнее его фронт всегда совпадает с фронтом в канале 2

нарисуй дальше ещё и не несовпадающие фронты - и он упадёт

три выборки канала 2- это как раз допуск на совпадение

И наверно последний вопрос
касательно

То это - до было("1"), после небыло("0") и AND даст 1 - типа фронт есть.
А вот касательно:

Типа выборки с линии задержки, но почему именно такая хитрая выборка с 3 по 6 (вроде ж 4-5 даёт нам фронт) ?
Можете обяснить ?

Понял, там же OR - именно допуск на совпадение.

Теперь всё стало на свои места.

для самостоятельного изучения

6 стробов показывают положение импульсов друг относительно друга - точность выше

лень думать над решающим устройством - но если очень хочется особенно для курсача штука любопытная


ARCHITECTURE system_architecture OF system IS
signal syg_1 : std_logic;
signal syg_2 : std_logic;
signal syg_1_del_line_p : std_logic_vector(0 to 3);
signal syg_2_del_line_n : std_logic_vector(0 to 3);
signal syg_1_del_line_p : std_logic_vector(0 to 3);
signal syg_2_del_line_n : std_logic_vector(0 to 3);

signal syg_1_front_p : std_logic;
signal syg_2_front_p : std_logic;
signal syg_1_front_n : std_logic;
signal syg_2_front_n : std_logic;

signal 100meg : std_logic ;

signal strob_1 : std_logic ;
signal strob_2 : std_logic ;
signal strob_3 : std_logic ;
signal strob_4 : std_logic ;
signal strob_5 : std_logic ;
signal strob_6 : std_logic ;
BEGIN


process (100meg)
begin
if (100meg'event and 100meg = '1') --polog front
then
syg_1_del_line_p(0 to 3) <= syg_1 & syg_1_del_line_p(0 to 2) ;
syg_2_del_line_p(0 to 3) <= syg_2 & syg_2_del_line_p(0 to 2) ;
end if;
end process ;

process (100meg)
begin
if (100meg'event and 100meg = '0') --otr front
then
syg_1_del_line_n(0 to 3) <= syg_1 & syg_1_del_line_n(0 to 2) ;
syg_2_del_line_n(0 to 3) <= syg_2 & syg_2_del_line_n(0 to 2) ;
end if;
end process ;


syg_1_front_p <= syg_1_del_line_p(2) and not(syg_1_del_line_p(3));
syg_2_front_p <= syg_2_del_line_p(2) and not(syg_2_del_line_p(3));
syg_1_front_n <= syg_2_del_line_n(2) and not(syg_2_del_line_n(3));
syg_2_front_n <= syg_2_del_line_n(2) and not(syg_2_del_line_n(3));


process (100meg) --stroby
begin
if (100meg'event and 100meg = '1') --polog front
then
if syg_1_front_n = '1' and syg_2_front_n = '1'
then
signal strob_1 <= '1';
else
signal strob_1 <= '0';
end if;

if syg_1_front_p = '1' and syg_2_front_n = '1'
then
signal strob_3 <= '1';
else
signal strob_3 <= '0';
end if;

if syg_1_front_n = '1' and syg_2_front_p = '1'
then
signal strob_4 <= '1';
else
signal strob_4 <= '0';
end if;

end if;
end process ;

process (100meg) --stroby
begin
if (100meg'event and 100meg = '0') --neg front
then
if syg_1_front_p = '1' and syg_2_front_p = '1'
then
signal strob_2 <= '1';
else
signal strob_2 <= '0';
end if;

if syg_1_front_p = '1' and syg_2_front_n = '1'
then
signal strob_5 <= '1';
else
signal strob_5 <= '0';
end if;

if syg_1_front_n = '1' and syg_2_front_p = '1'
then
signal strob_6 <= '1';
else
signal strob_6 <= '0';
end if;
end if;
end process ;


END system_architecture;

Спасибо!!! Даст ист фантастиш!!!
Судя по диаграмме то что надо!
Попробую повторить в Либеро и Моделсиме