реклама на сайте
подробности
 
 Wiki Wiki  Photo Photo  Forum Forum  Reviews Reviews  Help (!) Help (!)
 
 
 Reply to this topicStart new topic
> Непонятки при маппинге в ISE, вопрос новичка
Gas Wilson
сообщение Jul 2 2008, 11:28
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 39
Регистрация: 11-10-07
Пользователь №: 31 261
Уважемые гуру, а отчего вот такое происходит?

Цитата
Process "Translate" completed successfully
Using target part "3s500efg320-4".
Mapping design into LUTs...
ERROR:MapLib:661 - LUT2 symbol "XLXI_1/CS_not000111" (output
signal=XLXI_1/data_out_0_not0001) has input signal "XLXI_2/dr_loc" which will
be trimmed. See the trim report for details about why the input signal will
become undriven.

ERROR:MapLib:820 - LUT2 symbol "XLXI_1/CS_not000111" (output
signal=XLXI_1/data_out_0_not0001) has an equation that uses input pin I1,
which no longer has a connected signal. Please ensure that all the pins used
in the equation for this LUT have signals that are not trimmed (see trim
report for details on which signals were trimmed).


Сообщение отредактировал Gas Wilson - Jul 2 2008, 11:28
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Jul 2 2008, 11:33
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770
Если поискать на сайте Xilinx по фразе ERROR:MapLib:661, то можо найти вот такую ссылочку: http://www.xilinx.com/support/answers/23990.htm
Go to the top of the page
 
+Quote Post
Gas Wilson
сообщение Jul 2 2008, 11:43
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 39
Регистрация: 11-10-07
Пользователь №: 31 261
Спасибо! Читаю...
Go to the top of the page
 
+Quote Post
Gas Wilson
сообщение Jul 7 2008, 12:22
Сообщение #4


Участник
*

Группа: Участник
Сообщений: 39
Регистрация: 11-10-07
Пользователь №: 31 261
Почитал - многое так и осталось непонятным... Вроде при синтезе он теперь не много обрезает, но тем не менее ошибки остались - я в печале crying.gif

Сообщение отредактировал Gas Wilson - Jul 7 2008, 12:28
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Jul 7 2008, 12:56
Сообщение #5


Профессионал
*****

Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770
Цитата(Gas Wilson @ Jul 7 2008, 16:22) *
Почитал - многое так и осталось непонятным... Вроде при синтезе он теперь не много обрезает, но тем не менее ошибки остались - я в печале crying.gif

Видимо, надо продолжать работать, чтобы ничего не обрезал...
Go to the top of the page
 
+Quote Post
hitower1
сообщение Jul 8 2008, 14:27
Сообщение #6


Участник
*

Группа: Участник
Сообщений: 46
Регистрация: 16-12-05
Пользователь №: 12 301
Возможно у Вас просто где-то в схеме брошенный вывод внимательно посмотрите свой проект
Go to the top of the page
 
+Quote Post
Gas Wilson
сообщение Jul 9 2008, 09:07
Сообщение #7


Участник
*

Группа: Участник
Сообщений: 39
Регистрация: 11-10-07
Пользователь №: 31 261
проект весь на vhdl только верхний уровень на schematic'e - так что висящих выводов вроде нет... да и проект то не сложный по ресурсам...
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Jul 9 2008, 09:33
Сообщение #8


Профессионал
*****

Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770
Цитата(Gas Wilson @ Jul 9 2008, 13:07) *
проект весь на vhdl только верхний уровень на schematic'e - так что висящих выводов вроде нет... да и проект то не сложный по ресурсам...

Так если ошибки остались - значит есть. Смотрите, на какие сигналы ошибки, смотрите отчет синтезатора, что он там упростил.
Go to the top of the page
 
+Quote Post
 

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 

RSS Текстовая версия Сейчас: 18th July 2025 - 20:21
Рейтинг@Mail.ru


Страница сгенерированна за 0.01394 секунд с 7
ELECTRONIX ©2004-2016