Есть проект в EDK10.1 где используются PPC,DDR контроллер,езернеты в общем практически полная платформа под оську.Не удаётся запустить симуляцию под ЕДК,т.к. моделсим почему-то не видит самого главного компонента цепочки clock_generator. Причём вся остальная переферия компилится нормально,а вот под clock_generator(jtagppc и ppc405_adv) выдаёт сообщение о том что не видит он внутренних компонентов эти враперов и соответственно на выходе нет вообще никаких частот

Файлы для моделсима генерились EDK, весрия ЕДК 10.1sp1 моделсим 6.3d

Вот кусочек лога:

# Loading work.clock_generator_0_wrapper(structure)
# ** Warning: (vsim-3473) Component instance "clock_generator_0 : clock_generator" is not bound.
# Time: 0 ps Iteration: 0 Region: /system/clock_generator_0 File: clock_generator_0_wrapper.vhd
# Loading work.jtagppc_cntlr_0_wrapper(structure)
# Loading jtagppc_cntlr_v2_01_a.jtagppc_cntlr(structure)
# ** Warning: (vsim-3473) Component instance "jtagppc_i5 : jtagppc" is not bound.
# Time: 0 ps Iteration: 0 Region: /system/jtagppc_cntlr_0/jtagppc_cntlr_0/auto_ppc_connectivity/auto_ppc405_adv File: C:/Xilinx/10.1/EDK/hw/XilinxProcessorIPLib/pcores/jtagppc_cntlr_v2_01_a/hdl/vhdl/jtagppc_cntlr.vhd
# ** Warning: (vsim-3473) Component instance "ppc_auto_i1 : ppc405_adv" is not bound.
# Time: 0 ps Iteration: 0 Region: /system/jtagppc_cntlr_0/jtagppc_cntlr_0/auto_ppc_connectivity/auto_ppc405_adv File: C:/Xilinx/10.1/EDK/hw/XilinxProcessorIPLib/pcores/jtagppc_cntlr_v2_01_a/hdl/vhdl/jtagppc_cntlr.vhd



Заранее спасибо.

В тему или нет, но на сайте у xilinx есть обновка SP2 . Там в примечаниях что-то упоминали о clock_generator_v2_1_0

ТАк и оказалось.Поставил SP2 всё заработало. Так что советую всем обновиться.
Тема закрыта.