Прицепил к проекту SD по SPI интерфейсу.
Использовал стандартный SPI в поставке Q7.2.
Но он имеет фиксированую частоту.
А карточка в свою очередь требует при инициализации 100..400Кбит.
Соответственно после инициализации приходится работать на низкой скорости, что не приемлемо.

Решил создать свой.
В начале сгенерил verilog файл для SPI Q7.2 с помощью SOPC Builder.
Потом переместил в отдельный каталог.
Переименовал названия портов в соответствии с соглашениями - SOPC импортирует без вопросов.
На закладке Interfaces в Component Editor назначил тактирования и прерывания.
Файл "_hw.tcl" успешно сгенерился и в проект устройство добавилось(SOPC)
В SOPC адрес, уровень прерывания, тактирование успешно присоединяется и генерится система.
Вот часть лога.



В файле "QIP" прописываются корректные пути(пробелы не использую)

При компиляции полного проекта в Quartus оказывается SOPC сгенерил связи для экземпляра


А также указал имя файла для включения



Но сам файл не создал.

Я попробовал вручную подбросить файл(переименовав vovka_spi в vovka_spi_0 ).
Quartus проект собрал.
Проект после заливки не работает.

Не понятно также почему в SOPC Builder/Component Editor при работе в закладке Interfaces по этой закладке серые кубики и точки появляются(артефакты).

Такое впечетление, что этот модуль не дописан. То ли ошибка при инсталяции/распаковке какой нибудь dll произошла.

Сервис пак 3-ий стоит.

Перечитал документацию "SOPC Builder Component Development Walkthrough" и "Component Editor".
Не знаю как решать возникушую проблему?

Не понятно какой еще файл(ы) нужны?
Пробовал подсунуть подкорректированые "_sw.tcl" и соответствующие .h и .c - с наскоку не получилось :-(

Может есть ошибка и в verilog файле, но SOPC должен же корректно генерить систему?

Какую еще документацию почитать?

думаю здесь найдете ответ

Поставил Q8.
Артефакты в редакторе компонента исчезли.
Проект SOPC корректно добавляет, но не работает.
По ходу компиляции в Q8 были выявлен ошибки внесенные мной в проект, которые Q7.2 не замечал.
Очевидно процесс моей корректировки проекта был похож на слона в посудной лавке ;-)
Я с самого начала пересоберу его. Надеюсь заработает.

Какая методика отладки отдельных модулей на шине Avalon?
Може уже ктото перерывал сайт Altera и нашел пошаговый подсказчик для начинающих и пример по отладке?

самый простой путь, когда есть железо:
1. написать компонент, проверить его симулятором
2. в sopc создать "простую" систему и подключить свой компонент, с помошью SignalTap проверить работу (можно посмотреть работу avalon и компонента)

Очередное китайское объяснение

Вся информация по ниосу лежит там :
http://www.altera.com/literature/lit-nio2.jsp

и там :
http://www.altera.com/literature/lit-sop.jsp

Про отладку можно посмотреть вот это :
AN 351: Simulating Nios II Embedded Processor Designs

и вот это :
AN 446: Debugging Nios II Systems with the SignalTap II Embedded Logic Analyzer
для Сигнал Тапа там есть пример (signal_tap_test software file)

Китайцам или индийцам легче ;-)
Их много, они могут handbook на 3000 страниц поделить между собой.
Один может модули писать и отлаживать, второй программы писать, третий систему собирать и тестировать.
Не говоря уже об отдельнои тестировщике и электронщике.

Signal tap на сколько я понял нужен, на конечном этапе в собраной системе в железе?
В начале нужно в МоделСиме гонять.

Нашел в закромах 6.1g поставил, присобил к нашим фмнансовым условиям.
При запуске говорит - "не приспоюился"
Выкачал с закромов сервис пак к нему.
Файл образа собрался контрольная сума сошлась. но после монтирования диск не открывается.
Качать с сайта Альтеры или чего делать?
Кроме поправки в генах? ;-)

Если я правильно понял, то Вы внедряете свой Custom peripherals, в данном случае контроллер SD с SPI интерфейсом.
Схожая проблема подымалась мною в http://electronix.ru/forum/index.php?showtopic=46550.
Работал в Q7.2 sp3, где внедрял свой периферийный модуль. Правда, без прерываний, там был полинг сигнала готовности. Все прошло и функционирует на железе. Описанных Вами симптом с артефактами в Q7.2 sp3 не наблюдал.
Посоветовал бы сделать что-то простое на Q7.2 sp3 в части Custom peripherals, а на его основе усложнять.
Литературы, как всегда, много не бывает
http://www.altera.com/search?output=xml_no...m%20Peripherals

Обновил весь комплект ПО до 8.0.
После загрузки проекта в ModelSim не выполнялась загрузка всех файлов проекта(команда "s")
В "одолженом" модуле Видео контроллера ошибки типа:


Поменял буквы в verilog файле на нижний регистр, все зафурычило. :-)

Захотел выкачать полную документацию на ModelSim.
На сайте ModelSim предлагают SE и PE/LE какой из них более похож на Altera Edition?




В том то и вопрос, что сложность среды проектирования и количество литературы растет как снежный ком. И ее становится слишком много.

БОльшая часть времени уходит на поиск информации че на ее изучение.
А работа в средах проектирования мне почему-то напоминает шаманство.
Тут галочку поставь, там укажи имя файла и тд.

Вчера ModelSim при перезагрузке проекта выдавал


Не понятно к какому файлу проекта претензии?
Сегодня другой варнинг - понятно к какому модую вопросы.


Понятно, что разделение специалистов по все более узким областям проектирования и науки будет происходить и дальше.

Но у нас как то принято чтобы электронщик был и "Швец и жнец и на дуде игрец."
В резудьтате "Беда, коль пироги начнет печи сапожник, а сапоги тачать пирожник."

2 misyachniy - сталкивался я с dcfifo, правда ваяю на VHDL.

Внимательно смотреть надо в описание:
Касательно LPM_WIDTHU:


И LPM_NUMWORDS многострадальный:

А вообсче dcfifo - очень полезная вещь

А вот на счёт шаманства и FPGA - позволю не согласится: знаете сколько действий нужно сделать , чтобы поднять вертолёт в воздух ?? - а ведь совсем не шаманство...

Просто это не Visual Studio от мелклсофта или C# - тут законы другие...

Нашел в интернете модуль I2C для Q7.2.
У меня версия 8.0.
Переименовал выводы для шины авалон создал компонент.
Чтение и запись регистра преддеителя работате в железе хорошо.
Но общение с памятью не корректно.
Получаю NACK при чтении сразу, при записи АСК выставляется на каждый байт(считыватся со статус регистра).

Пересмотрел несколько раз исходники. Перепробовал несколько вариантов обращения к регистрам - не хочет. :-(

AN351 предлагает весь процессор симулировать. Это долго.

Я так понимаю можно к модулю I2C можно прицепить тестбенч и просимулировть чтение запись по шине отдельно от процессора

Я раньше вручную "рисовал" для CPLD диаграмы.

Сейчас хочу научится как положено симулировать verilog файлы спомощью тестбенч .

Встречал ли кто тестбенч для Авалон и Апноту как симулировать?

Объединил и переименовал темы
Q7.2 (SOPC)Не хочет подключать "мое" устройство -> Последовательные интерфейсы и Avalon, вопросы по созданию и симуляции
С уважением, модератор

2 misyachniy - весь процессор симулить не обязательно. Так сказать нулевое приближение - это смотримс на спецификацию авалона и представляем как будет выглядеть транзакция со стороны шины к девайсу - потом моделируем её - в результате может повылазить много каких гадостей Для особо придирчивых можно SignalTap подъюзать чтоб посмотреть как именно оно будет.
Кстати I2C не от SLS ли случайно ?
И пробовали в 7.2 запустить ?

Так я о том же ;-)
Я не умею симулировать в Modelsim. По этому желательна "рыба" с Avalon на Verilog и учебник для чайников.

I2C я выкачал с форума.
http://www.niosforum.com/pages/download.ph...ip&d_id=147

Q7.2 я не ставил.
Все равно нужно научится симулировать.
Можно I2C и на PIO использовать. Но это, по моему, не совсе правильное решение.

2 misyachniy - на счёт Modelsim - там учится пол дня делоФФ то. Один минус - воздействие самому ручками на HDL ваять.
С этой точки зрения симулятор в Quartus`е гораздо удобней - можно ручками задать в файле когда 0 когда 1... Плюс квартус задержки учитывает в железе, что иногда важно..
Касательно того, что вы там скачали - опенкоровский вариант вечно надо дорабатывать. Тут на фтп лежить от SLS - в принципе у них всё чётко работает - если не охото возиться - можете его взять
Если охота - тогда надо ковырять опенкоресовский
на счёт Q7.2 - тут квартуса нету, дома 7.2 стоит - могу посмотреть, только шкурку аки wrapper на авалон скиньте.

Вернулся к работе по симуляции.

Как выясниось модуль i2c от SLS передран с opencores.
На мой Q8.0 установился, но захотел обновлятся, но не обновился.
Так в систему не удалось пристроить.
Поменял названия сигналв шины в соответствии с соглашениями Q8.0 - все равно не работает в системе.
Из имеющихся дешифрованых кусков и примеров с opencores собрал систему для моделирования.
Авалон мастер, "мой" модуь и i2c slave.

Самое просое тактирование и сброс заработало.
Часть имен и ы
Когда попытался включить задачу(task) на запись по шине Авалон- не получилось правильно указать ссылку на модуль и его задачу.

По примеру SLS объявил и вызываю так




Получаю ошибку:


То есть неправильное применениие иерархии мени.
Посмотрел документацию на Modelsim примеры в интернете.
В локументации нету дополнительной информации, в примерах вызовы аналогичны.
Поэкспериментировал с именем. добавляя название модуля где описаныи задачи не помогает.

Где почитать об иерархических именах в Modelsim?
А то гугль не гуглится.

Прикладываю всю папку проекта.