реклама на сайте
подробности

 
 
18 страниц V  « < 6 7 8 9 10 > »   
Reply to this topicStart new topic
> Документация на System Verilog, Сбор документации на SVerilog. И обсуждение тонких моментов синтаксиса
des00
сообщение May 27 2008, 03:59
Сообщение #106


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



Добрый день господа!!!

Наконец то докурил до конца доку по VMM, последние главы SYSTEM-LEVEL VERIFICATION и PROCESSOR INTEGRATION VERIFICATION вводят в основы технологии XVС (EXTENSIBLE VERIFICATION COMPONENTS).

И если с софтовой частью все более, менее понятно, то раздел HARDWARE-ASSISTED VERIFICATION ставит
в тупик. А именно как модель для моделирования переноситься в железо?

Насколько я понимаю данный процесс должен быть простым и однозначным, иначе потребуется верификация самого блока для тестирования, но с другой стороны для симуляции нет смысла делать его в RTL виде и при этом отказываться от современных возможностей HVL.

Разбирался ли ли кто нибудь с технологиями XVC ? Если да то не могли бы прояснить технологию предлагаемую авторами данной методики от синопсиса ?

Спасибо.


--------------------
Go to the top of the page
 
+Quote Post
yes
сообщение Jul 22 2008, 12:58
Сообщение #107


Гуру
******

Группа: Свой
Сообщений: 2 198
Регистрация: 23-12-04
Пользователь №: 1 640



доки от CADENCE

особо интересны, имхо, sysverilog.pdf и abv*

интересно мнение знающих, про эти доки

http://electronix.ru/forum/index.php?showtopic=50571
Go to the top of the page
 
+Quote Post
des00
сообщение Jul 31 2008, 02:37
Сообщение #108


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



в продолжение темы про OVM


http://www.mentor.com/products/fv/questa_e...ation_tech_news

Цитата
Debug - common debug environment with advanced visibility for SystemVerilog classes, dynamic objects, and built-in OVM support.


таки дождались встроенной поддержки.

ждем 6.4 квесту


--------------------
Go to the top of the page
 
+Quote Post
Vadim
сообщение Jul 31 2008, 19:19
Сообщение #109


Неиодный дизайнер
*****

Группа: Свой
Сообщений: 1 240
Регистрация: 1-12-04
Из: Минск
Пользователь №: 1 273



Цитата(des00 @ Jul 31 2008, 05:37) *
ждем 6.4 квесту

Я извиняюсь, а чего ждать-то? В известном месте лежит.


--------------------
SPECCTRA forever! IO/Designer forever!
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Jul 31 2008, 19:45
Сообщение #110


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



Цитата(Vadim @ Jul 31 2008, 23:19) *
Я извиняюсь, а чего ждать-то? В известном месте лежит.

да и как-то к документации по SystemVerilog-у слабо относится


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
des00
сообщение Aug 1 2008, 02:42
Сообщение #111


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



2 Vadim

нда, старею. надо было сначала известное место проверить %)

Цитата(CaPpuCcino @ Jul 31 2008, 14:45) *
да и как-то к документации по SystemVerilog-у слабо относится


Ну если подходить с такой точки зрения, то разговорам о VMM/OVM/AVM не место в этой теме, больше о подходах к верификации на SV здесь писать не буду %)

Хотел подвести черту к недавнему диалогу о выборе между OVM/AVM, как и планировалось менторовцы переходят на OVM, оставляя для AVM только саппорт.


--------------------
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Aug 1 2008, 13:10
Сообщение #112


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



Цитата(des00 @ Aug 1 2008, 06:42) *
Ну если подходить с такой точки зрения, то разговорам о VMM/OVM/AVM не место в этой теме

по-моему слишком ёмкая тема. лучше выносить в отдельный топик, иначе структурированность потеряем - получится "все-обо-всём"


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
Intekus
сообщение Aug 8 2008, 07:23
Сообщение #113


Местный
***

Группа: Свой
Сообщений: 244
Регистрация: 4-03-08
Из: Москва
Пользователь №: 35 621



Момент синтаксиса: поддерживает ли SV вложенные (через import) пакеты? По БНФ-синтаксису, вроде не обязан (однажды так обжёгся на вложенных generate) - но это было бы так удобно... Пример:
Код
package pak1;
typedef bit[3:0]        nible;
endpackage : pak1
//##############################
package pak2;
import  pak1::*;
endpackage : pak2
//##############################
module m0;
import  pak1::*;
nible           q;
endmodule
//##############################
module m1;
import  pak2::*;
nible           q;
endmodule
//##############################
module m2;
import  pak2::nible;
nible           q;
endmodule

m0 и m2 (!) компилируются, а m1 - нет; используется Quartus 7.2.


--------------------
...а Сила, Брат - она - в несиловых решениях.
Go to the top of the page
 
+Quote Post
Вардан
сообщение Oct 15 2008, 22:41
Сообщение #114


Участник
*

Группа: Участник
Сообщений: 52
Регистрация: 21-07-08
Из: Армения
Пользователь №: 39 130



http://www.asic-world.com/systemverilog/index.html

http://www.asic-world.com/systemverilog/tutorial.html
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Oct 16 2008, 12:46
Сообщение #115


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



по OVM появился тьюториал:
http://www.doulos.com/knowhow/sysverilog/ovm/


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Oct 22 2008, 15:12
Сообщение #116


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



очень недурственный учебный ресурс (тьюториалы) по SystemVerilog - http://testbench.in/
помимо прочего рассматриваются такие вопросы как:
классы СВ, рандомизация в СВ, утверждения (SVA), DPI, управление с помощью событий (events)
приводятся примеры верификации проекта как на чистом SV, так и построенных по методологии VMM, AVM


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Oct 25 2008, 20:19
Сообщение #117


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



у Doulos появилась в открытом доступе очень недурственная бумажка на тему процесса перехода от TLM модели к RTL (рекоммендую любителям пректирования больших систем по принципу "сверху-вниз"):
Seamless Refinement from Transaction Level to RTL Using SystemVerilog Interfaces (http://www.doulos.com/knowhow/sysverilog/ тамнайдёте)


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Nov 15 2008, 18:30
Сообщение #118


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



обнаружил интерсную бумажку по интеграции SystemVerilog и SystemC через DPI (интересно что в списке публикаций она на сайте Сузерленда не числится, хотя на сервере лежит)
http://www.sutherland-hdl.com/papers/2004-...ith_SystemC.pdf


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Nov 17 2008, 20:56
Сообщение #119


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



господа, может ли функция SV возвращать непакованный массив не через список параметров а через собственное имя? например:
Код
function type_x some_function_name [unpacked_dimension_number] (input type_y input_variable);
...
endfunction
...
a=some_function_name(.input_variable(x));

я так понимаю только через определение нового непакованного типа
Код
typedef type_x unpaced_vector_type_t [unpacked_dimension_number];
function unpaced_vector_type_t  some_function_name  (input type_y input_variable);
...
endfunction

или я чего-то не доглядел в нынешнем стандарте?
спс


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
des00
сообщение Nov 18 2008, 03:39
Сообщение #120


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



Цитата(CaPpuCcino @ Nov 17 2008, 15:56) *
или я чего-то не доглядел в нынешнем стандарте?


ИМХО вы поняли все правильно, только через введение нового типа %)


--------------------
Go to the top of the page
 
+Quote Post

18 страниц V  « < 6 7 8 9 10 > » 
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 27th July 2025 - 17:46
Рейтинг@Mail.ru


Страница сгенерированна за 0.0151 секунд с 7
ELECTRONIX ©2004-2016