Добрый день господа!!!

Наконец то докурил до конца доку по VMM, последние главы SYSTEM-LEVEL VERIFICATION и PROCESSOR INTEGRATION VERIFICATION вводят в основы технологии XVС (EXTENSIBLE VERIFICATION COMPONENTS).

И если с софтовой частью все более, менее понятно, то раздел HARDWARE-ASSISTED VERIFICATION ставит
в тупик. А именно как модель для моделирования переноситься в железо?

Насколько я понимаю данный процесс должен быть простым и однозначным, иначе потребуется верификация самого блока для тестирования, но с другой стороны для симуляции нет смысла делать его в RTL виде и при этом отказываться от современных возможностей HVL.

Разбирался ли ли кто нибудь с технологиями XVC ? Если да то не могли бы прояснить технологию предлагаемую авторами данной методики от синопсиса ?

Спасибо.

доки от CADENCE

особо интересны, имхо, sysverilog.pdf и abv*

интересно мнение знающих, про эти доки

http://electronix.ru/forum/index.php?showtopic=50571

в продолжение темы про OVM


http://www.mentor.com/products/fv/questa_e...ation_tech_news



таки дождались встроенной поддержки.

ждем 6.4 квесту

Я извиняюсь, а чего ждать-то? В известном месте лежит.

да и как-то к документации по SystemVerilog-у слабо относится

2 Vadim

нда, старею. надо было сначала известное место проверить %)



Ну если подходить с такой точки зрения, то разговорам о VMM/OVM/AVM не место в этой теме, больше о подходах к верификации на SV здесь писать не буду %)

Хотел подвести черту к недавнему диалогу о выборе между OVM/AVM, как и планировалось менторовцы переходят на OVM, оставляя для AVM только саппорт.

по-моему слишком ёмкая тема. лучше выносить в отдельный топик, иначе структурированность потеряем - получится "все-обо-всём"

Момент синтаксиса: поддерживает ли SV вложенные (через import) пакеты? По БНФ-синтаксису, вроде не обязан (однажды так обжёгся на вложенных generate) - но это было бы так удобно... Пример:

m0 и m2 (!) компилируются, а m1 - нет; используется Quartus 7.2.

http://www.asic-world.com/systemverilog/index.html

http://www.asic-world.com/systemverilog/tutorial.html

по OVM появился тьюториал:
http://www.doulos.com/knowhow/sysverilog/ovm/

очень недурственный учебный ресурс (тьюториалы) по SystemVerilog - http://testbench.in/
помимо прочего рассматриваются такие вопросы как:
классы СВ, рандомизация в СВ, утверждения (SVA), DPI, управление с помощью событий (events)
приводятся примеры верификации проекта как на чистом SV, так и построенных по методологии VMM, AVM

у Doulos появилась в открытом доступе очень недурственная бумажка на тему процесса перехода от TLM модели к RTL (рекоммендую любителям пректирования больших систем по принципу "сверху-вниз"):
Seamless Refinement from Transaction Level to RTL Using SystemVerilog Interfaces (http://www.doulos.com/knowhow/sysverilog/ тамнайдёте)

обнаружил интерсную бумажку по интеграции SystemVerilog и SystemC через DPI (интересно что в списке публикаций она на сайте Сузерленда не числится, хотя на сервере лежит)
http://www.sutherland-hdl.com/papers/2004-...ith_SystemC.pdf

господа, может ли функция SV возвращать непакованный массив не через список параметров а через собственное имя? например:

я так понимаю только через определение нового непакованного типа

или я чего-то не доглядел в нынешнем стандарте?
спс

ИМХО вы поняли все правильно, только через введение нового типа %)