2 slog - PLL в нормале рабоает.. Сегодня потестимс с другими

Кстати, как вам такое:

Это как понимать ?? Это что за условия такие специфические ?? В ДШ на камень же жёстко сказато какие лапы CLK идут на PLL.. Да и в саппорте мне это же говорили - 1-н входной пин на 1 PLL.
Кстати, а на счёт каскадирования - тут vetal замечал что можно завести например с лапы CLK0 на PLL0 а далее взять входной сигнал для PLL1 например с выходов c0, c1, с2... То есть получается что вход PLL`а запитан от Global Clock Network а в ДШ написано про вход с лапы.... хм.. где правда ??

В даташите про PLL ясно нарисован вход на PLL _ТОЛЬКО_ с внешних ног, вход PLL можно подключить к любому из 4-х входных CLK. Для каждой PLL свои CLK. Выходы PLL (3 штуки) можно подключить на внутренние глобальные CLK, а С2 еще и наружу вывести. Так что как подать на вход PLL что-то изнутри FPGA не понятно.

2 slog - вот я про то же..
Вот потому и спрашиваю...

Оказывается это в 3-х циклонах можно PLL каскадировать.

2 slog - так понимаю данные с даташита ??
А на счёт 2-го циклона ??

А насчёт второго - тоже с даташита, смотри мой ответ на три поста выше. Вообщем я не представляю как в циклоне 2 на вход PLL подать что-то, кроме сигналов с любого из 4-х внешних клоков. А если сигналы дифференциальные - то всего 2 внешних входа. И для каждой PLL свои входы. Вообщем если хочешь использовать PLL - заведи на её внешний вход такты снаружи.

2 slog - на счёт второго - я даташит читал , просто думаю может с товарищей кто сталкивался с каскадированием, подскажет - там более нашёл пост про каскадирование как раз в теме про 2-й циклон...

2 Postoroniy_V
Я уже поднимал вопрос по констрейнам,похоже никто толком не владеет техникой их написания.
Если даже на сайте Альтеры примеры с ошибками,то...

http://electronix.ru/forum/index.php?showtopic=52323

Продолжая тему...

Сделал тут небольшой тестово-обучающий проектик под DE1 работы со SDRAMой.
Вывод клока на SDRAM через c2 и далее через PLL1_OUT. Проект работает без ошибок при сдвиге c2 относительно c0 (от которого все внутренности FPGA тактируются) от -4нс до +1нс.

Возник вопрос, как из даташита 'извлечь' задержку от внутреннего порта c2 до внешнего сигнала на выходе PLL1_OUT? Методом просмотра даташита что-то не 'извлеклось' Не всегда же подбирать фазу методом тыка, как-то её и рассчитывать, наверное, можно?

Сообщение отредактировал LordVader - Sep 14 2008, 22:23

мне в проекте тоже нужно было каскадирование, но к сожалению на cII такое возможно только через одно место, через внешний пин. Подать на PLL сигнал с внутренней логики на cII нельзя. Надо ставить cIII.

2 _Anatoliy - есть предложения ?

По констрейнам?На Альтеровском форуме тоже не нашёл ничего путного.
Какие тут предложения,самому придётся разбираться,правда процесс довольно длительный.Уже две недели время от времени возвращаюсь к этому проекту,пока на месте.
По фапч.Со вторым циклоном не работал,сел сразу за третий.Небо и земля.Мало того что каскадировать PLL можно,клоки раздавать куда хочешь,так ещё на лету можно PLL переконфигурировать.Рекомендую!

2 _Anatoliy - интересно конечно, но пока видимо буду сидеть на 2-м как припекёт, тогда наверно переползу на 3-й .....

А на счёт TCL - видно надо будет наваять в саппорт - по поводу этого интересного случая
Пока всё никак руки не доходят..

тут даташит с примерами написания констрейнов
http://www.altera.com/literature/hb/qts/qts_qii53019.pdf