У меня есть где-то USB EDB Sls-овский. На след. неделе посмотрю, нет ли там сидюка со схемами.

2 Stewart Little - благодарствую

Товарисчи!!! Братья!!!
Ну так как быть с физикой?? Есть у кого схема подключения ??

Ловите схему.

2 Stewart Little - благодарствую!
Самое оно вроде, только вот вопросы есть по схеме:

Изображение уменьшено (28.34 килобайт)

Зачем там такая хитрая схема для CS ??
И потом клок от ISP1504 - зачем там к резюку кондёр на 100 нан -> RC цепочки порядка получается 2.2 мкс получается
Это что за клок такой он должен гнать ??

А так в принципе - похоже на вот такую схему с даташита:

Изображение уменьшено (30.51 килобайт)

Перед номиналом некоторых компонентов на данной схеме присутствует префикс NL . По всей видимости он означает , что этот компонент устанавливается при необходимости . Т.е. на плате формируется место под установку компонента . Если надо он устанавливается .
Для CS_n устанавливается
либо R83 ( R82 - нет ) чип постоянно включен
либо R82 ( R83 - нет ) чип выключен
По поводу конденсатора С112 для частоты 60 МГц номинал великоват . Наверно скопировали изображение конденсатора , а номинал изменить забыли.

В обсчем разобрался - не буду пока сильно хитрож.. - возьму схему с даташита.
Потому как я так понял, что данная схема расчитана для работы с запиткой периферии - запитка Vbus от MAX890 и сигналы fault и pws для регуляции и мониторинга...
И на счёт ID разобрался:

Изображение уменьшено (12.5 килобайт)

Вставим туда переключатель и прицепим vbus пока как по даташиту камня..

ТУт поступила информация , что можно с PLL-а заводить на камень 60МГц и не ставить дополнительные компоненты, жду пока уточнения (меня fault, pws и vbus беспокоят - как их правильно подключать а то компонент в MLF корпусе - новую печатку сделать не проблема -> перепаивать стрёмно его)..
Касательно самого кора - читаю докуметацию - v2.0 - как то коряво сделано - выводятся все пины - ULPI и UTMI а ты которые нужно, те и подсоединяй... Что не нужно, конекть ручками к земле..
Поставил v2.0 с лечилкой - всё нормально, но эта куча лап + описание к ULPI не совсем..
Поставил по верху v.2.1 - и описание к ULPI есть нормательное (кроме ессно схематика ), но выдаёт мне при синтезе вот такое:

Изображение уменьшено (6.86 килобайт)

И во втором варианте на 100 лутов больше где-то получается дизайн...
Печально...
Ни у кого нету лечилки для v2.1?? А то неплохо смотрится в обсчем..

Так же вот что интересует - этот charge pump - если я планирую, что моё устройсво будет втыкаться в комп, то я так понимаю оно будет слейвом и тогда мои дейставия будут такие - vbus нужно коннектить через резюк к лапе коннектора V+, ID- оставить болтаться в воздухе - периферия я типа буду, выводы fault, pws можно вывести на дополнительные коннекторы (по сути оставить в воздухе) и клок можно подавать с выхода лапы циклона2 с PLL
Кто уже имел дело с этим чудом - просветите

PCB сделано, все компоненты припаяны, вчера пытался запустить, в результате - НИЧЕГО...
При чём что интересно - USB открывается коннект делается - а со стороны компа - вооПсче ничего...
Прицепил PDF-ку со схематиком.
В дизайне использую PLL - на вход 50MHz клок.
Выходы:
1) выход на внешнюю лапу для подачи клока на ISP1504 и этот же клок отводится и для SLS USB что в NIOSII (60MHz)
2) клок на NIOSII систему (50MHz)
3) клок на внешнюю лапу SDRAM (50MHz)

При синтезе получаю варнинг про то что USB clock подрубила на non-dedicated pin и будет джиттер.
Далее заливаю в железо, наблюдаю 60 МГц на выходной лапе.
Далее гружу прогу в ниос - по UART`у вижу что всё вроде отрабатывается и в USB read мы виснем - потому как ничего не приходит.. А не приход потому как комп ничего не видит - со стороны компа ничего...

У меня пока есть идея что надо бы NIOSII завести на частоте большей 60MHz..
Может кто сталкивался - подклитесь опытом борьбы ??

Вот схематик
 Overview_rev.1.5_2.pdf ( 124.37 килобайт ) Кол-во скачиваний: 454

R2 = 0
С18 не монтировал.
Вроде всё как по ДШ и AN10048.. Ан нет - не выходит цветок...

Во первых нужно проинициализировать регистры внутри ISP1504.
Для того чтобы компьютер "увидел" устройство нужно включить внутренний подтягивающий резистор 1,5К на D+ для full/high speed или на D- low spreed.

Как проинициализировать регистры не скажу. По скольку не работал с ним.

2 misyachniy - на счёт регистров - я так понимаю это делает сама корка, то есть софтина к ней прилагающаяся - там как раз есть open() и configure().. Только молоТцы прикладывают только OBJ-файл и описание ф-ций...Так что сильно не разгонишся..
Для high speed - там в спецификации написано что резюк не обязателен.

Тут знакомый говорит что у него эта шняга работает - только он заводит частоту(19.2МГц) внутрь а 60МГц берёт для системы с ISP1504. Надо бу попробовать так + поднять тактовую самой системы , а то она у меня на 50 бегает при 60 на USB...

Кстати - такой вопрос - наколупал v2.2 - там *.tcl файл - как его добавить в SoPC Builder ??
А то после инстала компонент не видится
Добавление в IP Search Path пути к *.tcl ничего не даёт....

Изображение уменьшено (13.31 килобайт)

Корка то сама делает, но для того чтобы Windows показал "Неизвестное устройство" на шине USB, достаточно резистора 1,5К.
Судя по всему у вас он не присоединяется.

Для high speed - там в спецификации написано что резюк не обязателен.
Не верное уьверждение. Резистор присоединяется к D+, после конфигурации на Full Speed, хост должен разрешить работу на high speed. После этого резистор с D+ убирается для выравнивания импеданса.

По поводу разной чатоты системы и PHY не могу сказать ничего определенного.

Есть реализации с промежуточными регистрами для устранения гонок импульсов и укороченых импульсов.

Решение с тактированием от PHY выглядит разумным.

2 misyachniy - на счёт резюка - после инициализации физика узнаёт кем она будет - full или high speed - и далее сама проводит нужные манипуляции - где то в ДШ прочитал. Не нужен там внешний резюк в оПсчем..

На счёт

Это чего.. можно поподробнее ??

Если посмотреть в документацию на PHY то видно что ве сигналы изменяются и считываются по фронтам тактовых импульсов. Соответсвенно данные внешним устройством(ПЛИС) должны выставлятся/приниматся синхронно с этой частотой.

Если тактирование системы не совпадает(точнее если источник тактирования не один и тот-же) то нужно предусматривать ФИФО.

В приложеной блок схеме Видео контроллера есть две частоты тактирования sys_clk и vga_clk_int.
Для коректной передачи данных использован большой буфер шириной 32 бита.
Для передачи сигналов управления - достаточно 2-х регистров.

Подозреваю, что в вашем компоненте есть два входа тактирования: 60МГц и тактировние шины Авалон.

2 misyachniy - на счёт по фронтам - была у меня такая идея.. как раз чтоб её проверить хочу завести внутрь 26Мгц, а не 60 как клок - оно там себе всё правильно генерит, а моя задача только снять клок и по нему данные.. Хотя всё же не ясно почему ему не нравится мой клок...
На счёт

правильно подозреваете - да я и говорил про это к тому же...

На счёт фифо - вы имели ввиду асинхронное фифо с своими сигналами на RD/WR ?
Так тут вроде без такаго буфера работать должно..