Чудес в 21 веке не бывает, ну не отрабатывает AHB и APB шина (с какой частотой SAM7 PIO машет?) и DMA арбитраж за 0 тактов...

Сугубо внутренняя локальная на которой память висит это одно, AMBA AHB это другое, периферийная APB это третье и еще тормознее. Все определяет слабейший и некая полоса занимается и вопрос в том, хватает-ли остатков пропускной способности ядру, дабы дорваться до памяти и выполнить нужную работу.

Остатков? У ядра 32бит * 55MHz = 1.76Гбит/с - сколько нужно вычесть UART'ов и SPI'ев, чтобы стало "не хватать"? Даже с учетом арбитража и тормозов периферийной шины, о которых мы ничего не знаем по большому счету?


Никакие. Это просто обкоцанный UART.

Ну встречал какртинку в SAM7 PDF на которой доступ к APB в два такта рисовался. Полагаю, что суммарная очень оптимистичная оценка по пересылке из периферии не менее 5 тактов. Если тот-же SPI байтовый, то на 20 мегабитах это 12,5 тактов из 55 уходит на пресылку. Уже очень заметная величина особенно еcли SPI две штуки да еще и MAC (там по невнятной ATmel картинки вроде мимо APB есть канал, но тем не менее) DMA пользует.




Ну вот всю малину обломали. Я ждал ответа от DpInRock. Такое красивое маркетинговое слово DBGU - ну прямо "чернила для шестого класса". У Вас есть "чернила для шестого класса"? нет А у Atmel есть - "это плюс" ...

Да, 2 такта. Тоже видел картинку, правда не у Атмела.


При 5-и тактах на слово и 20Мбит скорости будет занято 5.7% полосы шины. MAC висит на AHB.

Давайте-ка я тесты проведу, уже самому интересно стало.

Давайте. Интересно будет посмотреть на результаты. Серьезно.

А это-то как повлияет ?
Еще не готов, шину не захватывает...

Итак, результаты тестов готовы

Программа выполнялась из RAM, это простой цикл из кучи NOP'ов. Т.е. процессор только выбирал команды из памяти, не обращаесь к ней за чем-либо еще.
Затем был запущен 8-bit SPI-поток на частоте MCK - это самые худшие условия: PDC вычитывает и записывает слово каждые 8 тактов процессора.

Что получилось (время выполнения тестового куска в тактах):


Как можно видеть, шина действительно занимается на 1 такт для записи в периферию и на 2 - для чтения из неё.


3 такта MCLK на одну запись в порт. Т.е. частота дрыганья = MCLK/6.

Причем тут захватывает? Пропускная полоса шины в разы падает при обращении к Flash.

И еще более интересные результаты при работе из Flash (1WS):



0WS:


Так что в смысле шинной организации все не так просто, как может показаться на первый взгляд.

Бумажки, граждане, настоящие! (С)

Что за результаты без методики?

Прелестые условия - чтоб я так работал

Ну ну..
И чуть ниже про обращение к PIO висящем на той-же APB:

Ну прямо чудо какое-то. Поскольку чудес не бывает, то методика "того"...

Пропускная полоса чего падает в разы ?
Мы вроде как говорили об обмене между SRAM и переферией по DMA ?
При чем здесь доступ к флеш ?

Говорим о том сколько остается от пропускной способности шины.

Я в своей методике вполне уверен. Если имеете что предложить - предлагайте.


Процессор честно считывает команды из памяти каждый такт, что не устраивает для измерений?


2 такта выполняется STR, еще один на доступ к шине.

Прелестно, ну а давайте не играть в поддавки и на полных 55MHz.

Похоже, что Flash сидит на отдельной шине.