Есть простая программа на VHDL, которая по замыслу должна описать регистр с параллельной загрузкой (по фронту LATCH) и последовательным выходом (lvds) по сигналу CLK:
signal acc: STD_LOGIC_VECTOR (2 downto 0);
signal lvds: STD_LOGIC;

begin

process (LATCH,CLK,lvds)
begin
if (LATCH'event and LATCH = '1') then
acc<=VIDEO_BUS;

end if;

if (CLK'event and CLK='1') then
lvds<=acc(2);
acc<=acc sll 1;
end if;
LVDS_OUT_P<=lvds;
LVDS_OUT_N<=not lvds;
end process;
ISE ругается на оператор sll (сдвиг влево)
ERROR:HDLParsers:808 - "G:/ISE_EXAMPLE/example/exs1.vhd" Line 57. sll can not have such operands in this context.
В чем проблема?