Цитата(Николай Иванович Приходько @ Oct 7 2008, 13:03)
Нет. Первое холостое преобразование нужно делать, чтобы инициализировать модуль АЦП, поэтому его нужно делать даже в том случае, если питание на модуль АЦП (установкой бита ADEN) подали несколько часов назад. Тем более что время первого преобразования зависит от выбранной частоты тактирования модуля АЦП, и оно может меняться в весьма широких пределах. Тогда как длительность переходных процессов при подаче питания на модуль АЦП фиксирована и не зависит от частоты его тактирования.
Первое преобразование не холостое и даташит на этот счет говорит однозначно:
A normal conversion takes 13 ADC clock cycles. The first conversion after the ADC is switched
on (ADEN in ADCSRA is set) takes 25 ADC clock cycles in order to initialize the analog circuitry.То есть 12 лишних ADC циклов для настройки аналога, и уж поверьте что эти 12
циклов рассчитанны для худшего случая, те fADC=200Кгц, так что даже первое преобразование
уже правильное.
Единственный вариант когда нужно делать "холостое" преобразование, когда
опрос АЦП должен быть регулярно, а 25 ADC циклов слишком много, тогда при инициализации АЦП
делаем "холостое" преобразование.
Ну и конечно если выходное сопротивление источника велико, но в этом случае и одного доп.
преобразования может быть мало и при этом теоритических +-0,5LSB никогда не достичь.
Цитата
Меня тоже интересует этот вопрос
Но ответа на него я не нахожу.
Дык в даташите есть ответ:
The actual sample-and-hold takes place 1.5 ADC clock cycles after the start of a normal conversion
and 13.5 ADC clock cycles after the start of an first conversion.То есть всего 1,5 ADC цикла, и начинаются они не после ADCSRA |= (1 << ADSC),
а после реального старта преобразования, те когда после выдачи ADCSRA |= (1 << ADSC)
подоспеет очередной фронт fADC.
Переключение между каналами АЦП, ATmega32
Oct 6 2008, 00:34
