Есть небольшой дизайн логики с state machine, счетчиком и логикой. Работаю с Латисом, в данном случае с Classic 1.2 ибо нужны небольшие CPLD.
Симулятор: Aldec Active-HDL 8.1 (из ispLever 7.1), CPLD библиотеки инсталлирваны ОК.
Функциональная симуляция проходит ОК, с ожидаемыми результатами. Делаю timing simulation файлы, запускаю timing simulation в Альдеке - получаю warnings насчет hold time violations у FFs state machine и счетчиков. Traces симуляции дают выхода заткнутые в X (неопределенное состояние). Подозреваю что такое состяние естх результат hold time violations о которых докладывает симулятор.
Пока не нашел в ispLever Classic 1.2 возможности посмотреть причину violations и возможности ее исправить.
Может кто более опытный в данных аспектах подскажет куда смотреть ?

При необходимости могу выложить sources (VHDL + test bench) и файл constraints.

Заранее благодарен.