По порядку:
Имеется плата Yukon, ее задача - читайте в описании. Схема платы и описание: прилагаются.

На стр. 107 в описании (стр 4 - схемы) - JTAG цепочка, в ней - 7 микросхем. 1 проц Intel 80200, один проц-мост 80312, Altera Flex 6k, Xilinx, проц оптики Qlogic
и 2 моста PCI.
1 порт JTAG, нужные сигналы.

Так вот. Кабель сделал, рабочий. Софт - Scan Works. Закачал BSDL files для всех микросхем (см. приложение - 6 BSDL файлов).
Создал цепочку, откомпилировал все, без ошибок.
Далее - пытаюсь провести тесты соединения: без ошибок проходит только тест Bypass. Остальные - частично. DeviceID проходит для 3 микросхем (но это можно и вручную подправить в файле), но ни Boundary lengh, ни Instruction Capture не проходят. Ожидаемые данные не совпадают с принятыми, причем через раз - в одном и том же месте неверные.
Пока до Netlist не дошел, так как если даже этот тест не проходит - дальше пока нет смысла рыть.
Интересно - что когда в цепочке - один проц 80200 (посмотрите разьем JTAG - вывод 19 или 20 - не помню - на землю) - то все тесты проходят на ура.
Когда матрица - nConfig - на земле - состояние перед загрузкой - по идее должна тестироваться - вообще пишет - обрыв TDI (или при nConfig на земле - все выводы - в 3 состоянии ??? - пробовал ее из уепочки выкидывать -то же самое)...
Пока грешу на неверный/е BSDL files - может неверно указана длина команды для 2313 - 33 бита, и не правильно интерпретируются принятые данные.

Если кто знает - как написать файл конфигурации чтобы поочереди заBYPASSить все микросхемы кроме одной и поочереди протестировать?

Если нужны точные фрагметны логов ScanWorks - вышлю.
Universal Scan не понимает вообще половину из бсдл-файлов, а при работе с одним процом пишет - код устройства (ID) не совпадает с указанным в BSDL файле.

Если кому надо схемотехника материнских плат, серверных плат, ноутбуков - пишите. Есть кое-что (схемы, разводка итд)
Спасибо!

Общая методика такова:
все микросхемы ставятся в байпасс.
гонится длинная тестовая последовательность НН-раз.
если на приеме она совпадает, то вся цепь - ОК.
иначе понижается частота.
по тому, на сколько тактов задержалась последовательность - определяется число микросхем в цепи.
Далее можно посмотреть, как делает ксайлинкс при загрузке цепочки микросхем.
Все кроме ПОСЛЕДНЕЙ ставятся в байпасс, последняя загружается. У вас таким способом можно считывать ID и сканировать.
Потом предпоследнюю, а остальные в байпасс и т.д.
Удачи.

Еще забыл добавить, Ксайлинкс не сообщает о том, что на его сайте могут быть неправильные BSDL. Я с этим уже нажегся. Только после третьего письма, они втихаря заменили BSDL. Посмотрите в ISE есть папка BSDL, там они более новые, чем на сайте.

Удачи.

Спасибо за ответ.
У меня кабель получился - напрямую с ЛПТ. Там на схеме платы - после разъема JTAG - есть буферная микросхема, как и в байтблястере, поэтому решил - что можно напрямую кидать.

После ковыряний - пришел к следующему:
автоопределение количества микросхем в цепочке не работает (UniScan);
ID микросхем совпадают через раз-на второй-третий и то не всех;
при переводе Флекс6000 в дозагрузочное состояние - через цепь не проходит bypass;
как в ScanWorks менять частоту TCK?

Вывод:
пока попробую собрать "нормальный" альтеровский кабель со всеми резисторами *)))))
Если опять не получиться - дальше ковырять.
PS: EMC отказываются сообщать каким софтом и кабелем для проверки межсоединений лучше пользоваться... И где те времена - когда к телевизору шла схема и временные диаграммы чтобы его потом можно было подключить к видеомагнитофону *)))...