Тут возник вопрос с ценами IP блоков. Кто-нибудь может подсказать сколько стоит SERDES на 1ГБит/с, PLL для подстройки фазы. И вообще где можно поискать подобную информацию.

Для начала можно посетить сайт www.design-reuse.com, там большой каталог ссылок на IP разных производителей.
Много IP предлагает Synopsys и ARM.

Там цен нету

Зарегистрировались?

А то как же. Уже давно.

Напишите на тот фаб, с каким работаете, они вам в шесть секунд накидают вендоров айпи-кор, проверенных на этой технологии, и цен, и чего только еще. Информация будет точнее некуда.

Полагаю, что этот сайт не магазин, а место контакта изготовителей и потребителей IP. Цена доворная: рынок...

За ненадобностью не регистрировался...
А что вам здесь видно?

Что же еще, кроме жирного вопроса на пол-экрана "Why register for D&R?"

Вот, что я вижу по вашей ссылке. По поводу цены - я лично не встречал каталога с фиксированными ценами на IP блоки. Цена есть результат переговоров - зависит, сколько вы у них покупаете, для скольких проектов, сколько инстансов будет в проекте и т.д. Так, что лучше писать напрямую вендору. А попдобрать вендора поможет сайт design'n'reuse.
-----------------------------------------
Overview
The Deskew PLL is designed to eliminate the skew between the output of a clock distribution tree and a clock reference. The PLL can also multiply the clock reference by an integer between 1 and 4. It provides three 50% duty cycle skew aligned outputs that are divided down from the internal VCO frequency by 1, 2, and 4.


Features
#
Designed to eliminate clock distribution latency in systems and individual chips.
#
Precisely aligns the clock distribution output with a reference clock.
#
Provides a zero-delay feedback divider and zero-skew divided clock outputs.


Deliverables
#
GDSII (100% DRC and LVS clean)
#
LVS Spice netlist
#
Verilog model
#
Synopsys synthesis model
#
LEF for clock generator PLL
#
User Guidelines including:
#
integration guidelines,
#
layout guidelines,
#
testability guidelines,
#
packaging guidelines,
#
board-level guidelines


Tech Specs

Part Number TCI-UL90SP-DSHPLL
Short description UMC L90SP 90nm Deskew PLL - 240MHz-1200MHz
Provider: True Circuits, Inc.
Portability ASIC
ASIC Target UMC L90SP
Type Hard

Пришлось-таки с ними напрямую связваться. А у них на любой вопрос один ответ - NDA. Муторно это, но другого не остается. Кстати, помимо design-reuse, есть еще хороший сайт www.chipestimate.com. Рекомендую.
И попутный вопрос, интересно, а есть на просторах нашей необъятной Родины конторы способные PLL на 1 ГГц сваять, а еще лучше - имеющие готовый и опробованный?

в нашей конторе делали, вроде на 1.6 и 3.2

А вы уточните, пожалуйста. Если подтвердится - дайте, плз, контакты, вопрос-то насущный.

ок. завтра узнаю (рабочий день уже кончился).

будет проще (мне общаться с начальством) , если вы скажите название фирмы и предполагаемую технологию (и для чего нужно для клока или миксера).

TSMC 0.18, нужно для SERDES на 1 Гбит/c.