Есть желание установить на после АЦП - 48 звенный КИХ фильтр на FPGA, но не могу прикинуть потребление.

Параметры фильтра:
Частота (дискретизации) - 40МГц.
Разрядность данных - 8бит.
Разрядность коэф.- х.з. (пока не округлял) пусть 16бит.
Логика - CMOS3.3

Если это впихнуть в FPGA, то сколько мВатт он будет кушать? Какой лучше взятЬ?
Т.е. хочется просто поставить маленькую микросхемку между паралельным АЦП и ЦСП.

Какой FPGA надо брать для подобной задачи? Присматриваюсь к Xilinx.
Обязательно для реализации КИХ - наличие DSP48 или можно обойтись меньшей кровью?

На Spartan-3AN это получится?

Для 8бит данных, 14бит коэф. и симметричном фильтре длиной 48 - требуется вроде около 130 Virtex Logic Slice.
Т.е влезет даже в XC3S50 в корпусе CP132 8х8мм?

Не знаю про спартан, но квартус, помнится умел считать пртребление.

Просто я ни разу ещё не создавал проектов под FPGA. Как я понял расчитать можно, если есть рабочий проект.
Я сейчас даже не знаю сколько это займёт кристала и какого.
Мне бы сейчас понять целесообразность затеи. Т.е. 5Вт сожрёт или 50мВт?

Так сделайте проект КИХ фильтр можно сгенерить в CoreGen и вставить в проект. Собственно весь проект из этого фильтра и будет состоять
Затем делает implement его, смотрите в какой Spartan оно влезет (фитер скажет, если не влезло)
Потом делаете test bench (в вашем случае будет достаточно подать тактовую частоту и что нибудь на вход, можно случайный шум), запускаете симулятор, сохраняете трассу в VCD файл (симулировать надо post-fit модель). Затем загружаете этот vcd вместе с дезайном в XPower, он вам посчитает потребление

На все про все уйдет день-два.

Кстати, можно и без дезайна и vcd файла посчитать в XPower оценку, понадобятся оценки заполненности кристалла и коэффициент переключающихся одновременно тригерров.

Целесообразность, говорите. А альтернативы-то есть?

Сделал проект и посчитал. В 50ку не влезло - он делает FIR на умножителях, а их там всего 3 шт.

Тактовая частота FPGA - 120MHz (можно получить из 40ка внутри)
Кристалл - XC3S200A
Заполнение - умножители и блоки памяти - 100%
логика - 22%
DCM - 0%

Потребление - 177mW (не считая VCCo - оно практически на 100% зависит от нагрузки)

Спасибо. 200мВт меня устроит. Буду закладывать в изделие и изучать. Как я понял, в вашем проекте умножители 3 раза прокручиваются - об этом варианте я не подумал. Думал народ из логики дополнительные умножители городит.



Забить под завязку ЦСП Blackfin 561 500МГц х 2 ядра и скушать 3 Ватта

Дык у Xilinxа есть DAFIR - он все делает на логике. Умножители вообще не нужны.

А не подскажете скока будет жрать DAFIR при реализации 48 звенного КИХ и на какой частоте удастся его реализовать?

И работает ли DAFIR на AN кристаллах?

В этом то и заключается гибкость FPGA хочешь быстрый - жертвуй размерами, хочешь поменьше - делай помедленней. Но все гибко настраивается
Например - полностью параллельный DAFIR на 8 бит данных 48 звеньев и 15бит коэфициентов сожрал у 3s50cp132-4
Logic Utilization:

Number of Slice Flip Flops: 3,048 out of 1,536 198% (OVERMAPPED)

Number of 4 input LUTs: 2,316 out of 1,536 150% (OVERMAPPED)

Logic Distribution:

Number of occupied Slices: 1,525 out of 768 198%

(OVERMAPPED)
Но это ж "чесный" фильтр, который при частоте клока 160МГц будет вам семплировать на 160МГц
Тот же фильтр, полностью сериализованный и прооверсампленый схавал:
Logic Utilization:

Number of Slice Flip Flops: 498 out of 1,536 32%

Number of 4 input LUTs: 309 out of 1,536 20%

Logic Distribution:

Number of occupied Slices: 282 out of 768 36%

Но тут частота работы фильтра должна быть в 8раз больше частоты семплирования. Т.е при частоте клока 160МГц получите 20МГц семплирования. Маловато будет.

Возьмем промежуточный вариант с оверсамплингом в 3раза. Фильтр поместился, единственное, что задержка у него 5 сэмплов получается:
Logic Utilization:

Number of Slice Flip Flops: 1,288 out of 1,536 83%

Number of 4 input LUTs: 908 out of 1,536 59%

Logic Distribution:

Number of occupied Slices: 685 out of 768 89%

Т.е. если вы хотите 40МГц семплировать - нужно чтобы фильтр развелся на 120МГц.

За достоверность данных не ручаюсь, но мне Post Trace and Route дал лимит 160МГц для такого фильтра. Т.е 53МГц - макс частота семплирования.

ПС. Кстати тот же фильтр на 3s50cp132-5 может на 60МГц заработать.
ППС: а на полностью свободных умножителях можете еще какой-нибудь фильтр сделать.
ПППС: Такой фильтр вроде должен везде работать, так как использует только стандартную логику.

Спасибо. Попробую и этот вариант. Не знаете сколько мВт получается на 120МГц при реализации этого фильтра без умножителей?