Здравствуйте уважаемые форумчане. В данный момент разбираюсь с интерфейсом RapidIO для Xilinx Virtex5. C помощью Core Generator сгенерировал ядро RapidIO, вместе с ядром генерируется тестовый проект для ISE. Потом этот проект открыл с помощью ISE 10.1 и не могу пройти Implement design. Ругается на файл fifo_16x190_vhd.vhd. Может у кого-то была подобная причина? Или вообще кто-то пользовался этим ядром? Буду рад любой помощи!
ERROR:NgdBuild:604 - logical block 'user_top_i/initiator_user_inst/ireq_generator_inst/logio_ireq_fifo' with type 'fifo_16x190_vhd' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name. Symbol 'fifo_16x190_vhd' is not supported in target 'virtex5'.
Хотел прикрепить весь заархивированный проект, но размер больше 5 Мб, а на форуме можно только 1,95 Мб. Скажите почту я вам вышлю.
Не надо, лучше доку почитайте внимательно. Там же английским-по-белому, на стр. 54 написано, что fifo_16x190_vhd - это Structural simulation netlist for the FIFO. А в синтез надо подключать fifo_16x190.ngc (стр. 55).
А его не надо добавлять в проект, надо просто путь к нему прописать в параметре синтезатора Cores Search Directories. Или просто положить в корень проекта, там он по умолчанию кажется смотрит.
Группа: Свой
Сообщений: 1 687
Регистрация: 11-01-05
Из: Москва
Пользователь №: 1 884
Цитата(DmitryR @ Feb 18 2009, 16:01)
А его не надо добавлять в проект, надо просто путь к нему прописать в параметре синтезатора Cores Search Directories. Или просто положить в корень проекта, там он по умолчанию кажется смотрит.
мда... а по моему 8 айс не был так щепетилен в выборе пути - мог и сам в папку проекта посмотреть, и в те папки, откуда файлики добавлены были..... меня лично уже запарили ети сообщения о том, что нельзя добавить то что есть
--------------------
Если хочешь узнать, что ждет тебя на дороге впереди, спроси у тех, кто возвращается по ней.